李煊鵬，張 哲，時(shí)龍興， *

(1.東南大學(xué)集成電路學(xué)院，南京 210096；2.東南大學(xué)電子工程學(xué)院， 南京210096)

隨著CMOS制造工藝技術(shù)的不斷提升以及嵌入式系統(tǒng)軟硬件構(gòu)架的不斷更新，各種嵌入式設(shè)備如移動(dòng)電話， MP4播放器，數(shù)碼相機(jī)等性能都獲得了大幅的增長(zhǎng)。然而，伴隨著性能的改善，能耗問(wèn)題越來(lái)越成為關(guān)注的焦點(diǎn)。電池技術(shù)相對(duì)落后性能增長(zhǎng)的實(shí)際情況要求我們不得不將注意力集中到在移動(dòng)嵌入式設(shè)備有限的電池電量條件下，如何最大限度地降低系統(tǒng)功耗以延長(zhǎng)有效使用時(shí)間，并且在有實(shí)時(shí)性要求的設(shè)備中，如何滿足任務(wù)截止時(shí)間限。

在所有移動(dòng)終端中，處理器是整個(gè)系統(tǒng)的核心部件，它的性能與功耗情況直接影響到嵌入式設(shè)備的運(yùn)行狀況。目前，兩種主流的降低系統(tǒng)功耗的方法是：①設(shè)備關(guān)閉，也就是通常我們所說(shuō)的動(dòng)態(tài)電源管理(Dynamic Power Management—DPM)和②設(shè)備減速，也就是我們將要分析的動(dòng)態(tài)電壓調(diào)節(jié)(Dynamic Voltage Scaling—DVS)[5]。通過(guò)處理器調(diào)度關(guān)閉閑置設(shè)備，如內(nèi)存、硬盤、顯示器、I/O接口等可以有效的降低系統(tǒng)功耗，然而大部分情況下，我們很難實(shí)現(xiàn)對(duì)這些設(shè)備的頻繁操作，并且考慮關(guān)斷開銷更讓DPM技術(shù)只存在理論價(jià)值。然而， DVS技術(shù)則根據(jù)電壓和功耗之間的關(guān)系，運(yùn)用處理器動(dòng)態(tài)調(diào)節(jié)特性，既滿足任務(wù)截止時(shí)間限，又通過(guò)調(diào)節(jié)電壓和頻率實(shí)現(xiàn)系統(tǒng)功耗的降低。

本文中，我們將在第1部分中引入DVS策略的模型基礎(chǔ)，介紹DVS技術(shù)實(shí)現(xiàn)功耗降低的基本原理。在第2部分中，將根據(jù)第1部分中提到的策略模型，對(duì)關(guān)鍵DVS算法進(jìn)行分類比較。相關(guān)算法的仿真將在第3部分中進(jìn)行描述。最后，第4 部分對(duì)實(shí)時(shí)嵌入式系統(tǒng)DVS策略進(jìn)行總結(jié)。

1 實(shí)時(shí)DVS策略模型

縱觀實(shí)時(shí)系統(tǒng)下DVS策略，不難發(fā)現(xiàn)絕大多數(shù)策略都基于兩大影響因素，其一，動(dòng)態(tài)電流功耗，其二，結(jié)合漏電流功耗的總功耗。前者是早期大部分文章研究的重點(diǎn)，而后者則在近幾年DVS策略的研究中占有越來(lái)越重要的位置。

根據(jù)CMOS晶體管特性，動(dòng)態(tài)電流產(chǎn)生的功耗PAC可有下式表示：

其中， CL表示負(fù)載電容， Vdd表示供電電壓， f表示系統(tǒng)頻率。

而供電電壓Vdd與電路延遲τ的關(guān)系可由下式表示：

其中， VT表示CMOS晶體管的閾值電壓， VG表示輸入門電壓。

從上述等式我們可以看出，動(dòng)態(tài)電流功耗PAC與供電電壓Vdd成二次方關(guān)系，而電路延遲限制了系統(tǒng)頻率，所以供電電壓Vdd也與頻率f相關(guān)。因而，考慮動(dòng)態(tài)電流作用的DVS策略將根據(jù)電壓，頻率與功耗之間的關(guān)系，以降低系統(tǒng)動(dòng)態(tài)功耗為主，并且要求滿足任務(wù)截止時(shí)間限。

然而，隨著工藝技術(shù)的不斷提升，從微米工藝到深亞微米，再到如今的納米級(jí)工藝，單個(gè)芯片的集成度越來(lái)越高，單個(gè)CMOS晶體管的閾值電壓呈指數(shù)下降趨勢(shì)，以至于過(guò)去在功耗方面并不起主導(dǎo)作用的漏電流不斷增大。伴隨著越來(lái)越大的旁路電流，漏電流所產(chǎn)生的功耗PDC成為整個(gè)系統(tǒng)功耗的重要組成部分，其功耗計(jì)算由下列等式表示：

其中， Isubn表示子閾值電流， Ij表示反向偏置節(jié)點(diǎn)電流， Vbs表示體偏置電壓?？煽闯雎╇娏鞴腜DC與供電電壓Vdd也相互關(guān)聯(lián)。

系統(tǒng)的總功耗P可以由下式表示：

其中， Pon表示系統(tǒng)工作內(nèi)部電壓功耗。根據(jù)漏電流產(chǎn)生的功耗對(duì)總功耗的影響，采用計(jì)算關(guān)鍵點(diǎn)(Critical Point)的方法，尋求最小可能功耗。因而，區(qū)分動(dòng)態(tài)電流功耗與漏電流功耗將成為我們分類的重要標(biāo)準(zhǔn)。

2 實(shí)時(shí)DVS策略分類比較

我們分析研究的對(duì)象主要是實(shí)時(shí)系統(tǒng)下周期性任務(wù)的動(dòng)態(tài)電壓調(diào)節(jié)(DVS)策略。在本文中，我們將DVS策略分為兩大類：動(dòng)態(tài)功耗DVS策略和靜態(tài)功耗DVS策略。動(dòng)態(tài)功耗DVS策略將根據(jù)動(dòng)態(tài)功耗模型進(jìn)行分析，又可以細(xì)化成三類子策略：任務(wù)間DVS(InterDVS)策略，任務(wù)中DVS(IntraDVS)策略和混合DVS(HybridDVS)策略[8]。而靜態(tài)功耗DVS策略將根據(jù)漏電流功耗模型進(jìn)行分析，更加注重漏電流在系統(tǒng)功耗中的作用，同時(shí)考慮整個(gè)系統(tǒng)部件功耗，不僅包括處理器以及外圍設(shè)備如內(nèi)存和I/O等[5]。

2.1 動(dòng)態(tài)功耗DVS策略

動(dòng)態(tài)功耗的DVS策略利用功耗與電壓，頻率之間的關(guān)系，以及實(shí)時(shí)系統(tǒng)下任務(wù)調(diào)度策略，如單調(diào)速率調(diào)度(RM)和最早截止時(shí)間優(yōu)先調(diào)度(EDF)，來(lái)降低系統(tǒng)功耗。實(shí)時(shí)系統(tǒng)下動(dòng)態(tài)功耗DVS策略的計(jì)算將通過(guò)減速因子(slowdown factor)的取值來(lái)決定運(yùn)行時(shí)處理器的速度，進(jìn)而達(dá)到滿足任務(wù)時(shí)限要求的同時(shí)降低功耗。減速因子(slowdown factor)則根據(jù)系統(tǒng)是否運(yùn)行時(shí)更新狀態(tài)又分別對(duì)應(yīng)離線(Off-Line)算法和在線(On-Line)算法[6]。

由于減速因子對(duì)任務(wù)執(zhí)行速率的影響，任務(wù)會(huì)余留一定的空閑時(shí)間(slack time)。它是任務(wù)實(shí)際執(zhí)行時(shí)間和最壞運(yùn)行時(shí)間之間的差值。無(wú)論任務(wù)間DVS策略還是任務(wù)中DVS策略都是探求空閑時(shí)間進(jìn)而修正處理器速度。對(duì)于任務(wù)間DVS策略而言，一般都是采用運(yùn)行-計(jì)算-分配-再運(yùn)行的步驟。任務(wù)間DVS策略又細(xì)分為兩部分：空閑時(shí)間評(píng)估(slack estimation)與空閑時(shí)間分配(slack distribution)，后者大多采用貪心算法，即所有的空閑時(shí)間都默認(rèn)全部分配給下一個(gè)處于激活狀態(tài)的任務(wù)。本文DVS策略主要集中在空閑時(shí)間評(píng)估上，根據(jù)減速因子的特性決定分類，又可分為動(dòng)態(tài)空閑評(píng)估和靜態(tài)空閑評(píng)估。動(dòng)態(tài)空閑評(píng)估是一種在線算法，我們將給出三種動(dòng)態(tài)空閑評(píng)估算法類別：

(1)基于優(yōu)先級(jí)的空閑時(shí)間獲取算法

該類算法基于EDF與RM的調(diào)度特性，若高優(yōu)先級(jí)任務(wù)完成時(shí)間早于最壞運(yùn)行時(shí)間(WCET)，后續(xù)的低優(yōu)先級(jí)任務(wù)能夠使用已完成的高優(yōu)先級(jí)任務(wù)所余留的空閑時(shí)間[9，11]。當(dāng)然，也可能出現(xiàn)相反的情況，只不過(guò)那樣往往需要更大的運(yùn)行開銷。

(2)處理器利用率更新算法

該類算法通過(guò)已完成任務(wù)的實(shí)際執(zhí)行時(shí)間重新計(jì)算最壞處理器利用率來(lái)評(píng)估所需處理器性能。一旦處理器利用率進(jìn)行了更新，時(shí)鐘速率也要進(jìn)行相應(yīng)地修正[1]。該類算法的優(yōu)點(diǎn)在于執(zhí)行簡(jiǎn)單，僅在單個(gè)調(diào)度點(diǎn)根據(jù)已完成任務(wù)的處理器利用率進(jìn)行更新。

(3)任務(wù)到達(dá)時(shí)間算法

該類算法使用下一任務(wù)到達(dá)時(shí)間(NTA)來(lái)評(píng)估動(dòng)態(tài)空閑時(shí)間，如果調(diào)度點(diǎn)時(shí)間t與最壞運(yùn)行時(shí)間WCET的和小于NTA，任務(wù)則按更低的速率運(yùn)行以滿足當(dāng)前任務(wù)完成時(shí)間是下一任務(wù)到達(dá)時(shí)間[14]。該類算法相對(duì)前一算法計(jì)算開銷較大，但考慮到任務(wù)到達(dá)的閾值時(shí)間，具有更好的實(shí)時(shí)性。

相對(duì)于動(dòng)態(tài)空閑評(píng)估而言，靜態(tài)空閑評(píng)估算法較為簡(jiǎn)單，因?yàn)樗惴o態(tài)確定下一任務(wù)所能獲得的空閑時(shí)間，而動(dòng)態(tài)空閑時(shí)間則是來(lái)自于任務(wù)執(zhí)行期間的運(yùn)行時(shí)變量。靜態(tài)空閑評(píng)估是一種離線算法，下面我們給出一種靜態(tài)空閑評(píng)估算法：

(4)最大恒速率算法

該類算法是一種最為普遍使用的靜態(tài)空閑評(píng)估方法。最大恒速率被定義為能夠保證任務(wù)有效調(diào)度的最小時(shí)鐘頻率[10，14]。例如在EDF調(diào)度中，任務(wù)的處理器利用率U小于1時(shí)(對(duì)應(yīng)于最大處理器速度f(wàn)max)，則采用f′max=U?fmax來(lái)計(jì)算新速率。

相比較任務(wù)間DVS策略，任務(wù)中DVS策略大多比較簡(jiǎn)單，因?yàn)槭歉鶕?jù)單個(gè)任務(wù)運(yùn)行狀態(tài)來(lái)決定任務(wù)的執(zhí)行速率。因而任務(wù)中DVS策略大多采用一種離線算法。下面給出兩類任務(wù)中DVS策略：

(1)基于路徑算法

該類算法基于預(yù)測(cè)參考執(zhí)行路徑來(lái)進(jìn)行調(diào)度，例如最壞執(zhí)行路徑(WCEP)。當(dāng)實(shí)際執(zhí)行與預(yù)測(cè)執(zhí)行路徑不同時(shí)就對(duì)系統(tǒng)時(shí)鐘頻率進(jìn)行調(diào)整。如果新路徑要比預(yù)測(cè)執(zhí)行路徑花費(fèi)更長(zhǎng)的執(zhí)行時(shí)間，則調(diào)高時(shí)鐘頻率。反之，降低時(shí)鐘頻率。具體有Shin D等人[12]提出的intraShin算法。

(2)隨機(jī)算法

該類算法采用相對(duì)保守的策略，認(rèn)為系統(tǒng)以低速開始運(yùn)行后提速的方法在功耗節(jié)省上優(yōu)于以高速開始若出現(xiàn)空閑時(shí)間而降速的策略[10]。該類算法中，時(shí)鐘速度會(huì)在特定時(shí)間點(diǎn)提升而無(wú)論采用何種執(zhí)行路徑。因?yàn)椴捎昧讼鄬?duì)保守的策略，不像前一策略能夠充分利用所有空閑時(shí)間，通過(guò)最大程度功耗節(jié)省來(lái)彌補(bǔ)性能的損失。

混合DVS策略則根據(jù)空閑時(shí)間，可以工作在任務(wù)間和任務(wù)中兩種模式下。它不同于純的任務(wù)間或任務(wù)中DVS策略，從理論上比后兩者能夠降低更多功耗。

2.2 集成靜態(tài)功耗DVS策略

上述的DVS策略大都通過(guò)頻率調(diào)節(jié)來(lái)進(jìn)行減速，然而這樣的策略雖然降低動(dòng)態(tài)功耗卻導(dǎo)致漏電流功耗的增長(zhǎng)。特別是近年來(lái)，隨著每一代CMOS工藝技術(shù)提升，漏電流功耗出現(xiàn)大幅增長(zhǎng)，過(guò)去的130 nm工藝對(duì)應(yīng)亞閾值漏電流為0.01 μA/μm，而如今的45 nm工藝相應(yīng)的亞閾值電流則為3 μA/μm，僅電流就提高了30倍，因而降低漏電流功耗就變得越為重要。

基于能耗和減速因子成比例的前提，如 input vector control和power supply gating等用來(lái)降低漏電流功耗，以及通過(guò)控制體偏置電壓進(jìn)而調(diào)節(jié)閾值電壓的方法和基于自適應(yīng)體偏置的調(diào)度技術(shù)也是降低靜態(tài)功耗的方法。這些方法在只考慮處理器功耗時(shí)能夠獲得不錯(cuò)的效果，但當(dāng)涉及如內(nèi)存、I/O等設(shè)備時(shí)，上述方法往往不能起到很好的降低系統(tǒng)總功耗的效果。這就產(chǎn)生了將減速因子(slowdown)與關(guān)斷因子(shutdown)組合考慮的新方法來(lái)降低功耗。這里，處于關(guān)斷(shutdown)狀態(tài)被認(rèn)為是幾乎沒有漏電流功耗的狀態(tài)。

在早期研究中， Irani等人[15]考慮了DVS與關(guān)斷因子的組合問(wèn)題，作者基于連續(xù)電壓范圍和功耗凸函數(shù)(convex power consumption function)的假設(shè)提出了一種競(jìng)爭(zhēng)性離線算法。 Lee Y等人[16]提出了實(shí)時(shí)周期系統(tǒng)下的一種延遲調(diào)度(procrastination scheduling)策略以及Leakage Control EDF(LC-EDF)和Leakage Control Dual Priority(LC-DP)調(diào)度算法。單個(gè)設(shè)備的延遲算法將決定系統(tǒng)何時(shí)進(jìn)入或離開關(guān)斷狀態(tài)。延遲算法通過(guò)延長(zhǎng)睡眠間隔能夠有效地減少喚醒次數(shù)，能夠帶來(lái)更高效的系統(tǒng)性能同時(shí)滿足任務(wù)的截止時(shí)間限。

整合延遲算法和動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)是一種有效的降低系統(tǒng)功耗的方法。 Jejurikar R等人[7]評(píng)估了在EDF調(diào)度策略下的延遲算法的使用情況，并測(cè)試了固定優(yōu)先級(jí)(fixed priority)和競(jìng)爭(zhēng)優(yōu)先級(jí)(dual priority)系統(tǒng)調(diào)度性能。他們認(rèn)為L(zhǎng)ee的LC-DP算法中延遲會(huì)導(dǎo)致任務(wù)不能滿足截止時(shí)間限，進(jìn)而修正了該延遲算法存在的問(wèn)題。在隨后的研究中，他們計(jì)算了兩種優(yōu)先級(jí)調(diào)度策略下的任務(wù)延遲間隔，指出競(jìng)爭(zhēng)優(yōu)先級(jí)調(diào)度比固定優(yōu)先級(jí)調(diào)度在延遲間隔中能更有效地降低系統(tǒng)功耗。

集成靜態(tài)功耗的DVS策略因?yàn)樾枰紤]漏電流功耗對(duì)總功耗的影響，所以在結(jié)合動(dòng)態(tài)功耗條件下，計(jì)算系統(tǒng)的關(guān)鍵點(diǎn)(Critical Point)來(lái)確定最小總功耗時(shí)系統(tǒng)的關(guān)鍵速度(Critical Speed)，繼而給出系統(tǒng)的低功耗調(diào)度策略， 于是有相應(yīng)的 Critical Speed DVS(CS-DVS)和Critical Speed DVSwith Procrastination(CS-DVS-P)[4]；后者引入延遲算法，通過(guò)增加任務(wù)之間的空閑時(shí)間，進(jìn)一步降低功耗。

3 實(shí)時(shí)DVS策略仿真

我們的實(shí)時(shí)DVS策略仿真是根據(jù)Pering T等人[2]和Shin D等人[13]提出的仿真與評(píng)估方法加以改進(jìn)。該方法以UI、Real-Time Audio和MPEG Decompression等作為基準(zhǔn)測(cè)試程序，硬件平臺(tái)也使用具有能夠進(jìn)行連續(xù)電壓調(diào)節(jié)的如Intel PXA系列處理器，并且系統(tǒng)搭載一定的外設(shè)，如內(nèi)存、I/O和硬盤等。仿真器將一組任務(wù)序列作為輸入，該序列包含每個(gè)任務(wù)的周期和運(yùn)行開銷以及相應(yīng)的一些系統(tǒng)參數(shù)。輸出為處理器利用率與功耗的關(guān)系模型。在仿真中我們將最壞截止時(shí)間(WCET)對(duì)應(yīng)處理器速率為最大執(zhí)行速率，任務(wù)序列為隨機(jī)序列，并定義其周期和WCET的取值范圍。

在動(dòng)態(tài)功耗DVS策略中具體算法可能是由一種或幾種空閑評(píng)估算法組成。我們列出主要的算法組合，如表1。

表1 動(dòng)態(tài)DVS策略算法組合

針對(duì)上述DVS算法，我們通過(guò)標(biāo)準(zhǔn)化評(píng)估模型分析他們的平均功耗情況與不使用DVS策略模型的功耗比，如圖1。

圖1 動(dòng)態(tài)功耗DVS策略的功耗比較

對(duì)于考慮靜態(tài)功耗的DVS算法而言，在處理器利用率較小的時(shí)候， CS-DVS-P算法能獲得最小的功耗，隨著處理器利用的上升，一般DVS以及CS-DVS算法都能與CS-DVS-P獲得大致相同的功耗，如圖2。

圖2 漏電流功耗DVS策略功耗比較

圖2中的功耗是相對(duì)于沒有采用DVS策略的功耗而得到的標(biāo)準(zhǔn)化功耗。 CS-DVS相對(duì)于普通DVS策略能夠減少5%的系統(tǒng)功耗，而CS-DVS-P通過(guò)延長(zhǎng)睡眠間隔時(shí)間而進(jìn)一步減少了關(guān)斷開銷，從而能夠獲得了比CS-DVS多達(dá)18 %的功耗節(jié)省。

4 總結(jié)

實(shí)時(shí)嵌入式系統(tǒng)的DVS策略在仿真環(huán)境下往往能達(dá)到10 %～40%的功耗節(jié)省。然而在實(shí)際應(yīng)用中往往因?yàn)楝F(xiàn)實(shí)環(huán)境的復(fù)雜性和多樣性而無(wú)法達(dá)到令人滿意的功耗降低。我們看到多數(shù)理論都基于貪心算法，即從理論上滿足任務(wù)時(shí)限的條件下最大可能地降低功耗。后續(xù)研究將把重點(diǎn)放在DVS策略與DPM策略相結(jié)合以及針對(duì)混合DVS策略研究的拓展。

我們認(rèn)為從近些年實(shí)時(shí)DVS策略發(fā)展的角度來(lái)看，漏電流功耗對(duì)整個(gè)系統(tǒng)功耗影響的研究將占更大的比重，特別是在考慮漏電流與動(dòng)態(tài)電流之間相互關(guān)系的研究上有望進(jìn)一步深入。同時(shí)，在實(shí)際工程領(lǐng)域的應(yīng)用也會(huì)是未來(lái)一段時(shí)間的研究重點(diǎn)。此外，我們認(rèn)為結(jié)合VLSI等相關(guān)芯片制造領(lǐng)域技術(shù)的發(fā)展，將DVS策略集成到芯片制造中也會(huì)成為未來(lái)DVS策略研究的一個(gè)重要方向。

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