(中國船舶重工集團(tuán)公司第七二二研究所 武漢 430079)

1 引言

AD7762是一款高性能、低功耗、24位∑-Δ模數(shù)轉(zhuǎn)換器(ADC),它融合了寬輸入帶寬、高速特性與∑-Δ轉(zhuǎn)換技術(shù)的優(yōu)勢,在最大輸出速率625 kHz時,信噪比可達(dá)106 dB,因此非常適合高速數(shù)據(jù)采集應(yīng)用。AD7762使用過量程標(biāo)志寄存器、內(nèi)部增益寄存器和低通數(shù)字FIR濾波器,具有寬動態(tài)范圍以及顯著降低的抗混疊要求,使設(shè)計(jì)過程得以簡化。其內(nèi)部含有差分放大器和可配置的三級數(shù)字濾波器,通過對濾波器的選擇與組合可以對信號進(jìn)行全濾波或部分濾波,從而得到不同速率的采樣輸出。AD7762是要求高信噪比(SNR)且無需采用復(fù)雜的前端信號處理設(shè)計(jì)應(yīng)用的理想器件。本文介紹了AD7762的內(nèi)部結(jié)構(gòu)及工作原理,并對AD7762的應(yīng)用系統(tǒng)設(shè)計(jì)時需要重點(diǎn)考慮的幾個問題進(jìn)行了詳細(xì)的論述,同時給出了AD7762與MCU連接的具體設(shè)計(jì)實(shí)例。

2 內(nèi)部結(jié)構(gòu)及工作原理

AD7762是∑-Δ模數(shù)轉(zhuǎn)換器內(nèi)部結(jié)構(gòu)如圖1所示,它內(nèi)部具有全差分調(diào)制器輸入、用于信號緩沖的片上差分放大器、可編程超采樣率、帶缺省或用戶可編程系數(shù)的低通FIR濾波器及用于多器件之間的同步輸入引腳。

AD7762采用∑-Δ技術(shù)進(jìn)行模數(shù)轉(zhuǎn)換?！?Δ中的∑表示積分或求和,Δ表示增量?！?Δ結(jié)構(gòu)的ADC是一種內(nèi)在的過采樣轉(zhuǎn)換器?！?Δ ADC以很低的采樣分辨率和很高的采樣速率將模擬信號數(shù)字化,通過使用過采樣技術(shù)、噪聲整形和數(shù)字濾波技術(shù)增加有效分辨率,然后對ADC輸出進(jìn)行抽取處理,以降低ADC的有效采樣速率。由于∑-Δ ADC所使用的1位量化器和1位數(shù)模轉(zhuǎn)化器具有良好的線性,所以表現(xiàn)出優(yōu)秀的微分線性和積分線性性能。

圖1 內(nèi)部結(jié)構(gòu)圖

AD7762串聯(lián)級3個濾波器。通過使用不同的濾波頻率、濾波器選擇和全通的結(jié)合,可以獲得大范圍的采樣速率。第1級濾波器以內(nèi)部時鐘頻率ICLK接收來自調(diào)節(jié)器的數(shù)據(jù),并以ICLK/4輸出,第2級濾波器的抽樣因子在4～32之間選擇,第3個濾波器為默認(rèn)配置,抽樣因子固定為2,但這一級可設(shè)置為旁通。

3 AD7762應(yīng)用系統(tǒng)設(shè)計(jì)

AD7762的應(yīng)用屬于數(shù)字模擬混合電路設(shè)計(jì),以下對AD7762的應(yīng)用系統(tǒng)設(shè)計(jì)時需要重點(diǎn)考慮的幾個問題進(jìn)行詳細(xì)論述。使用AD7762時需要通過MCU對其進(jìn)行配置和控制,為了實(shí)現(xiàn)在高采樣率下的高精度要求,其輸入信號必須經(jīng)過差分放大,AD7762片上有一個差分放大器,無需在外圍電路上再接差分放大器,大大減少了電路設(shè)計(jì)的復(fù)雜性,AD7762的具體的外圍接口電路如圖2所示。

圖2 AD7762與MCU的接口電路圖

該電路設(shè)計(jì)中AD7762采用差分模擬輸入,輸入時鐘頻率為32.768MHz,輸出數(shù)據(jù)速率為512kSPS。參考電壓VREF為4.096V時,參考緩沖器的電源(AVDD4)使用5V。模擬輸入信號可采用正常模式驅(qū)動AD7762,如要求高性能也可使用外部運(yùn)放使單端信號轉(zhuǎn)變成差分信號,然后驅(qū)動AD7762。

圖3 差分放大器配置

AD7762片上差分放大器的操作電壓(AVDD3)范圍為3.15V～5.25V,對于4.096V的參考電壓,AVDD3必須為5V。在正常模式下,為了實(shí)現(xiàn)指定性能,差分放大器需要被配置為前端平滑濾波器,如圖3所示。

該差分放大器輸出信號的共模為VREF/2,這里為2.048V;該信號同時也被調(diào)整為在該參考電壓值下的最大允許電壓范圍內(nèi),它的峰峰值為VREF的80%,這里為0.8×4.096≈3.275V。在圖3所示的差分放大器配置的條件下,輸入相對于地±2.5V的信號,其輸出如圖4所示。

圖4 差分放大器信號

3.1 電源去耦及附加去耦

在圖2的電路中,如果AD7762工作在正常模式下時,其供電電壓為AVDD1=DVDD=VDRIVE=2.5 V,AVDD2=AVDD3=AVDD4=5 V。而且每一個電源引腳與地之間都需要電介質(zhì)的0.1μ F去耦電容,其中有兩個引腳除外：引腳12(AVDD4_0)與0.1μ F去耦電容之間必須接一個10Ω電阻;引腳27(AVDD2_3)不需要隔離去耦電容或者直接連接到電源,但是需要通過15nH電感連到引腳14上。另外注意在AD7762中有兩個附加的去耦引腳：引腳8和引腳30。引腳8需要100nF去耦電容,引腳30需要33nF去耦電容。具體去耦電路設(shè)計(jì)如圖5所示。

圖5 去耦電路圖

3.2 低噪聲的參考源設(shè)計(jì)

如圖2所示,AD7762需要一個低噪聲的參考源VREF,在此選用ADR434(4.096V)。給AD7762的參考電壓必須通過去耦、濾波,其參考電路如圖6所示。推薦配置：參考輸出先串聯(lián)一個100Ω電阻,連到100μ F膽電容,然后再串聯(lián)一個10Ω電阻,連到10nF去耦電容,最后供VREF引腳。

圖6 參考源電路圖

3.3 偏移電阻選擇

AD7762需要選擇一個電阻連接在RBIAS與AGND之間。這個電阻值取決于芯片使用的參考電壓,選擇的電阻值需要保證通過電阻到地的電流為25μ A。對于2.5V參考電壓,這個電阻值為100kΩ;對于4.096V參考電壓,這個電阻值為160kΩ。

3.4 PCB制版注意事項(xiàng)

為了達(dá)到最佳的性能,使用恰當(dāng)?shù)慕M成是至關(guān)重要的,但是恰當(dāng)?shù)腜CB設(shè)計(jì)也是很重要的。AD7762是一數(shù)?；旌掀骷?所以在系統(tǒng)設(shè)計(jì)時,數(shù)字電源和模擬電源分開。數(shù)字電源與模擬電源由磁珠分隔開,并都在離電源引腳盡可能近的地方使用高質(zhì)量電容接地去耦并旁路高低頻噪聲。模擬地與數(shù)字地也是分開的,同時模擬地和數(shù)字地也應(yīng)該單點(diǎn)共地,并將整個電路的數(shù)字部分和模擬部分分別布置在電路板的兩個不相交錯的部分,以更有效地降低兩者之間的干擾。

3.5 時鐘

AD7762需要一個外部的低抖動時鐘源,這個時鐘源通過MCLK引腳引入,并以MCLK引腳作為它的參考地。內(nèi)部時鐘信號(ICLK)來源于MCLK的輸入信號。ICLK控制AD7762的內(nèi)部操作。ICLK的最大頻率為20MHz,但由于有一個內(nèi)部時鐘分頻器,所以MCLK的最高頻率可達(dá)40MHz。有兩種生成ICLK的方式：ICLK=MCLK(CDIV=1);ICLK=MCLK/2(CDIV=0)。通過控制寄存器控制CDIV的選擇。上電時,ICLK默認(rèn)為MCLK/2,以確保這部分能工作在MCLK的最高頻率40MHz。

3.6 AD7762的工作時序

MCU通過16位雙向并行接口控制、配置AD7762和采集數(shù)據(jù),該時序依靠CS和RD/WR信號來控制采樣、轉(zhuǎn)換和數(shù)據(jù)輸出。復(fù)位時,AD7762被配置為默認(rèn)的設(shè)置;AD7762的許多特征和參數(shù)可通過寫數(shù)據(jù)到芯片來被用戶更改。由于一些可編程寄存器是16位的,所以需要執(zhí)行兩次寫操作來對寄存器編程。第一次寫操作內(nèi)容為寄存器地址,第二次寫操作內(nèi)容為寄存器數(shù)據(jù)。RD/WR線被鎖定為高,CS置低至少4個ICLK周期,在這期間寄存器地址必須放在數(shù)據(jù)總線上。在寄存器數(shù)據(jù)放上數(shù)據(jù)總線之前,CS必須置高至少4個ICLK周期。在寫寄存器地址與寫寄存器數(shù)據(jù)之間發(fā)生了讀操作,則寄存器地址被清除,因此下一次寫寄存器時必須再寫寄存器地址。

當(dāng)一個新的轉(zhuǎn)換結(jié)果有效時,DRDY引腳產(chǎn)生一個低電平脈沖。從AD7762中讀一個轉(zhuǎn)換結(jié)果需要執(zhí)行兩次16位的讀操作。DRDY脈沖標(biāo)志著一個新的轉(zhuǎn)換數(shù)據(jù)有效。CS和RD/WR都為低電平就去執(zhí)行第一次讀操作。CS和RD/WR都為低電平后,數(shù)據(jù)總線被激活,轉(zhuǎn)換結(jié)果的高16位數(shù)據(jù)通過數(shù)據(jù)總線輸出。在執(zhí)行第二次讀操作之前,CS和RD/WR必須回到高電平一個ICLK周期。第二次讀的數(shù)據(jù)包括轉(zhuǎn)換結(jié)果的低8位和6個狀態(tài)位。CS和RD/WR回到高電平數(shù)據(jù)總線回到高阻態(tài)。

具體的寫時序如圖7所示,讀時序如圖8所示。

圖7 寫時序

圖8 讀時序

4 結(jié)語

本文對24位∑-Δ模數(shù)轉(zhuǎn)換器AD7762的工作特性及應(yīng)用做了詳細(xì)介紹。AD7762具有高采樣率、高分辨率、高帶寬、寬動態(tài)范圍以及顯著降低的抗混疊要求等特點(diǎn)。因此,AD7762得到廣泛應(yīng)用。目前,基于AD7762的數(shù)據(jù)采集模塊已經(jīng)在某無線接收設(shè)備中使用,并且取得了很好的效果。文中給出了詳細(xì)的硬件電路設(shè)計(jì)原理圖,具有一定的實(shí)用性。

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