基于NiosⅡ的LVDS圖像數(shù)據(jù)緩存系統(tǒng)的設(shè)計(jì)

彭晴晴，孟令軍，李 柱，藺志強(qiáng)

（中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051）

0 引言

隨著高速LVDS數(shù)據(jù)傳輸方式在圖像采集系統(tǒng)中的廣泛應(yīng)用，如何實(shí)時(shí)可靠地接收LVDS數(shù)據(jù)具有很重要的意義。在圖像采集系統(tǒng)中，需要實(shí)時(shí)將采集到的數(shù)據(jù)進(jìn)行連續(xù)的監(jiān)測(cè)和紀(jì)錄，以便事后進(jìn)行分析。本文主要基于Altera公司的嵌入式處理器NiosⅡ，設(shè)計(jì)了一種基于SoPC的LVDS圖像數(shù)據(jù)緩存系統(tǒng)，將DMA技術(shù)和由SRAM構(gòu)成的乒乓結(jié)構(gòu)應(yīng)用于圖像數(shù)據(jù)轉(zhuǎn)存過(guò)程中，并可方便地將數(shù)據(jù)傳給上位機(jī)，大大提高了圖像數(shù)據(jù)采集的實(shí)時(shí)性和可靠性。

1 基本原理和系統(tǒng)總體結(jié)構(gòu)

LVDS數(shù)據(jù)傳輸方式以其速度快、干擾少、功耗低等特點(diǎn)被廣泛應(yīng)用于圖像數(shù)據(jù)傳輸系統(tǒng)中[1]。本設(shè)計(jì)主要是完成LVDS圖像數(shù)據(jù)的緩存和轉(zhuǎn)發(fā)功能。由于圖像數(shù)據(jù)傳輸速度快，為了保證其實(shí)時(shí)性，在圖像數(shù)據(jù)接收過(guò)程中采用由兩片SRAM構(gòu)成的乒乓結(jié)構(gòu)來(lái)提高系統(tǒng)的可靠性。同時(shí)，在圖像數(shù)據(jù)存儲(chǔ)過(guò)程中采用DMA方式進(jìn)行數(shù)據(jù)轉(zhuǎn)存，保證能夠?qū)崟r(shí)接收?qǐng)D像傳感器產(chǎn)生的圖像數(shù)據(jù)。圖像數(shù)據(jù)緩存系統(tǒng)的設(shè)計(jì)結(jié)構(gòu)如圖1所示。由圖像傳感器采集的圖像數(shù)據(jù)經(jīng)由LVDS接口下發(fā)給圖像數(shù)據(jù)緩存系統(tǒng)，經(jīng)過(guò)解串后將接收到的圖像數(shù)據(jù)存儲(chǔ)到兩片片外擴(kuò)展的SRAM中進(jìn)行緩沖，數(shù)據(jù)的寫(xiě)入和讀出是通過(guò)乒乓模式實(shí)現(xiàn)的。NiosⅡ軟核處理器將數(shù)據(jù)從SRAM中讀出后通過(guò)Avalon總線以DMA方式將數(shù)據(jù)存儲(chǔ)到Flash中或者轉(zhuǎn)發(fā)至異步FIFO中，上位機(jī)通過(guò)USB接收?qǐng)D像數(shù)據(jù)，最終完成圖像數(shù)據(jù)的緩存和傳輸。

2 NiosⅡ嵌入式處理器模塊

SoPC即可編程片上系統(tǒng)，是一種嵌入式系統(tǒng)，它將處理器、存儲(chǔ)器、I/O接口、LVDS接口、CDR等系統(tǒng)設(shè)計(jì)需要的功能模塊集成到一個(gè)可編程器件上，構(gòu)成一個(gè)可編程的片上系統(tǒng)。Altera公司的NiosⅡ是基于RISC架構(gòu)的嵌入式處理器軟內(nèi)核，主要包括一個(gè)CPU、I/O中斷申請(qǐng)、計(jì)時(shí)器、UART口及大量的通用寄存器[2]。在構(gòu)建NiosⅡ處理器的硬件時(shí)，根據(jù)系統(tǒng)要實(shí)現(xiàn)的功能，選擇合適的CPU和外部設(shè)備，然后通過(guò)QuartusⅡ和SoPC生成具有相應(yīng)功能的軟核。同時(shí)，設(shè)計(jì)者還可以通過(guò)Veril?og、VHDL或者使用第三方的IP Core定制用戶外設(shè)和用戶指令來(lái)實(shí)現(xiàn)各種應(yīng)用要求。在NiosⅡ系統(tǒng)設(shè)計(jì)中，一般可以通過(guò)兩種途徑擴(kuò)展自定義外設(shè)，一種是將自定義外設(shè)接入Avalon總線，另一種是使用PIO接口[3]。

本設(shè)計(jì)NiosⅡ外設(shè)主要包括以下幾個(gè)部分：LVDS圖像數(shù)據(jù)接口，SRAM，SDRAM，F(xiàn)lash控制器，DMA控制器和FIFO控制模塊。系統(tǒng)配置的組件以及接口模塊見(jiàn)圖2。

3 LVDS數(shù)據(jù)接收模塊

LVDS接口模塊完成LVDS電平轉(zhuǎn)換，實(shí)現(xiàn)圖像同步信號(hào)與圖像數(shù)據(jù)的分離和輸出。在圖像同步信號(hào)作用下，將LVDS接口傳入的圖像數(shù)據(jù)保存至單幀數(shù)據(jù)緩存中。LVDS數(shù)據(jù)發(fā)送及接收端必須采用同樣的時(shí)鐘頻率進(jìn)行控制，才能保證數(shù)據(jù)傳送的成功同步，解串后的圖像信號(hào)時(shí)序如圖3所示。本系統(tǒng)接收的數(shù)字圖像格式為320×240×8。幀同步信號(hào)VSYN為高電平，同時(shí)行同步也為高電平時(shí)，圖像數(shù)據(jù)有效，像素時(shí)鐘PCLK為8 MHz。幀同步為高電平時(shí)，行同步有效，一幀包含240行；行同步為高電平時(shí)，圖像數(shù)據(jù)有效，一行包括320個(gè)像素點(diǎn)。

4 SRAM緩存模塊

針對(duì)圖像數(shù)據(jù)傳輸速率高的特點(diǎn)，需要對(duì)圖像數(shù)據(jù)進(jìn)行流水線處理。為了保證在圖像處理過(guò)程中不丟失采集的數(shù)據(jù)，系統(tǒng)采用兩片高速SRAM交替工作，完成數(shù)據(jù)流無(wú)縫緩存，構(gòu)成乒乓機(jī)制工作性質(zhì)。一個(gè)SRAM用于接收?qǐng)D像數(shù)據(jù)，另外一個(gè)用于圖像數(shù)據(jù)的處理。每片SRAM可以存儲(chǔ)2幀圖像數(shù)據(jù)。乒乓控制邏輯實(shí)現(xiàn)在兩片SRAM之間進(jìn)行切換。在一片執(zhí)行寫(xiě)操作的同時(shí)，另一片執(zhí)行讀操作。乒乓結(jié)構(gòu)模塊的原理如圖4所示。

乒乓操作的處理流程描述如下：輸入數(shù)據(jù)流通過(guò)輸入數(shù)據(jù)選擇單元等幀，將數(shù)據(jù)流分配到兩個(gè)數(shù)據(jù)緩沖區(qū)。在第1個(gè)緩沖周期，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖SRAM1；在第2個(gè)緩沖周期，通過(guò)輸入數(shù)據(jù)選擇單元的切換，將輸入的數(shù)據(jù)流緩存到數(shù)據(jù)緩沖SRAM2，同時(shí)將SRAM1中緩存的第1個(gè)周期的數(shù)據(jù)通過(guò)輸出數(shù)據(jù)選擇單元的選擇，送到控制處理單元進(jìn)行處理；在第3個(gè)緩沖周期，再次切換數(shù)據(jù)的進(jìn)入與輸出緩沖模塊，如此循環(huán)。

5 DMA數(shù)據(jù)轉(zhuǎn)存模塊（SRAM-FIFO）

為了保證圖像數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性和連續(xù)性，提高CPU的處理速度和數(shù)據(jù)傳輸能力，使用基于DMA的圖像數(shù)據(jù)轉(zhuǎn)存方式，在片上系統(tǒng)中引入了DMA控制器。同時(shí)為了完成圖像數(shù)據(jù)的接收和上傳之間的速率匹配，需在系統(tǒng)的輸出端加入一塊異步FIFO。這樣在FIFO和數(shù)據(jù)處理單元以及存儲(chǔ)器之間形成以DMA方式直接控制高速數(shù)據(jù)傳輸模式。由于圖像數(shù)據(jù)的存儲(chǔ)采用了乒乓結(jié)構(gòu)，可以在一片SRAM執(zhí)行DMA傳輸?shù)耐瑫r(shí)，另一片執(zhí)行寫(xiě)操作，這樣不會(huì)造成數(shù)據(jù)丟失，狀態(tài)也比較容易控制。DMA模式不過(guò)分依賴CPU，可以大大節(jié)省系統(tǒng)資源，是在內(nèi)存與外設(shè)之間進(jìn)行批量數(shù)據(jù)傳輸?shù)淖罴涯Ｊ絒4]。本系統(tǒng)主要利用行與行之間的消隱間隔來(lái)完成DMA傳輸，將圖像緩存SRAM中的一幀數(shù)據(jù)搬移到片內(nèi)FIFO。由于行消隱的時(shí)間不做圖像采集，把它用來(lái)完成DMA傳輸可大大提高數(shù)據(jù)傳輸效率。

該模塊的主要功能是，NiosⅡCPU在SRAM中設(shè)置了幀緩沖，處理器將一幀數(shù)據(jù)（320×240×8）存入幀緩沖，在主程序進(jìn)行DMA初始化后，系統(tǒng)首先通過(guò)DMA啟動(dòng)一次SRAM向FIFO的DMA傳送，同時(shí)FIFO控制接口通過(guò)CY7C68013將FIFO中的數(shù)據(jù)上傳至上位機(jī)。當(dāng)FIFO向CY7C68013輸出數(shù)據(jù)過(guò)程中，F(xiàn)IFO的數(shù)據(jù)減少到設(shè)定的容量域值時(shí)，F(xiàn)IFO控制接口的準(zhǔn)備信號(hào)經(jīng)由Avalon總線向DMA控制器提出傳送請(qǐng)求。DMA控制器接受請(qǐng)求后，直接控制數(shù)據(jù)從SRAM經(jīng)FIFO控制接口的寫(xiě)數(shù)據(jù)端口寫(xiě)入FIFO，以此完成一次SRAM向FIFO的DMA傳送。在整個(gè)運(yùn)行過(guò)程中，程序不停地將SRAM中的圖像數(shù)據(jù)傳輸給異步FIFO。

6 USB通信模塊

由于在具體設(shè)計(jì)中，既要進(jìn)行設(shè)備控制，又要完成高速數(shù)據(jù)傳輸，所以本系統(tǒng)選用Cypress公司的EZ-USB FX2接口芯片CY7C68013。EZ-USB FX2集成了USB2.0微處理器、SIE（串行接口引擎）、增強(qiáng)的8051微控制器、4 kbyte FIFO存儲(chǔ)器和可編程的外圍接口。GIPF（Gener?al Programmable Interface）和主/從斷點(diǎn)FIFO（8位或16位數(shù)據(jù)總線）為ATA，UTOPIA，EPP，PCMCIA和DSP等提供了簡(jiǎn)單和無(wú)縫連接接口[5]。設(shè)計(jì)者在使用該USB芯片與上位機(jī)進(jìn)行通信時(shí)，需要使用CY7C68013的GPIF接口來(lái)實(shí)現(xiàn)與FPGA之間的高速數(shù)據(jù)傳輸。EZ-USB FX2的通用可編程接口（GPIF）有16位數(shù)據(jù)線，支持8位或16位的數(shù)據(jù)傳輸；有6個(gè)RDY信號(hào)和6個(gè)CTL信號(hào)，支持多個(gè)Ready輸入和Control輸出。通過(guò)寄存器配置可以將CTL信號(hào)作為輸出控制信號(hào)，通常用作讀寫(xiě)時(shí)鐘信號(hào)以及非總線輸出信號(hào)；同時(shí)RDY信號(hào)作為等待信號(hào)，GPIF端口總是連續(xù)高速采樣RDY信號(hào)，用來(lái)判定指定信號(hào)的高電平或者低電平狀態(tài)的出現(xiàn)，以確定GPIF端口是否進(jìn)行數(shù)據(jù)傳輸[6]。EZ-USB FX2在高速模式下數(shù)據(jù)傳輸?shù)拇a率可以達(dá)到480 Mbit/s，本系統(tǒng)的實(shí)時(shí)圖像數(shù)據(jù)的速率為64 Mbit/s，因此CY7C68013可將圖像數(shù)據(jù)完整地接收至上位機(jī)。

USB圖像數(shù)據(jù)傳輸部分主要實(shí)現(xiàn)將上位機(jī)軟件發(fā)出的控制命令字下傳給FPGA，并實(shí)時(shí)判讀FIFO的半滿信號(hào)，準(zhǔn)備將緩存中的圖像數(shù)據(jù)上傳給上位機(jī)。上位機(jī)的命令字通過(guò)單片機(jī)的PE端口傳送給FPGA，圖像數(shù)據(jù)通過(guò)GPIF端口上傳給上位機(jī)。為了匹配單片機(jī)與FPGA的傳輸速度，還應(yīng)在FPGA中設(shè)置一個(gè)2 kbyte的軟FIFO用于圖像數(shù)據(jù)的緩存。CY7C68013單片機(jī)通過(guò)RDY2引腳實(shí)時(shí)判讀FIFO的半滿信號(hào)，若FIFO達(dá)到半滿，單片機(jī)通過(guò)CTL0引腳產(chǎn)生讀FIFO信號(hào)，將圖像數(shù)據(jù)實(shí)時(shí)上傳至上位機(jī)。Cypress公司為了簡(jiǎn)化和加快開(kāi)發(fā)基于EZ-USB FX2芯片的外圍設(shè)備，提供了一個(gè)基于EZ-USB FX2的固件框架，該框架主要包含初始化、處理標(biāo)準(zhǔn)USB設(shè)備請(qǐng)求以及USB掛起時(shí)的電源管理等，提供了現(xiàn)成的8051程序代碼，只需要簡(jiǎn)單地提供USB描述符表及編寫(xiě)外設(shè)功能代碼，就可以開(kāi)發(fā)出一個(gè)功能完善的USB外設(shè)。

7 系統(tǒng)調(diào)試結(jié)果

圖5為QuartusⅡ提供的Signal TapⅡ Logic Analyzer邏輯分析儀對(duì)圖像數(shù)據(jù)上傳進(jìn)行實(shí)時(shí)采樣的時(shí)序分析圖，描述了NiosⅡ處理器將SRAM緩存中的數(shù)據(jù)寫(xiě)入FIFO和CY7C68013判讀FIFO半滿信號(hào)，并將圖像數(shù)據(jù)上傳上位機(jī)的時(shí)序關(guān)系。圖6為經(jīng)上位機(jī)軟件還原的圖像，恢復(fù)的圖像清晰無(wú)誤碼，實(shí)現(xiàn)了圖像數(shù)據(jù)的實(shí)時(shí)傳輸，滿足了設(shè)計(jì)要求。

8 小結(jié)

隨著高速LVDS技術(shù)在圖像傳輸系統(tǒng)中的廣泛應(yīng)用，介紹了一種基于NiosⅡ的LVDS圖像數(shù)據(jù)緩存方案，實(shí)現(xiàn)了高速LVDS圖像數(shù)據(jù)的實(shí)時(shí)緩存和上傳。設(shè)計(jì)中采用了乒乓緩存結(jié)構(gòu)和DMA數(shù)據(jù)傳輸機(jī)制，保證了圖像數(shù)據(jù)的連續(xù)性和完整性。本設(shè)計(jì)采用了SoPC技術(shù)，整個(gè)系統(tǒng)的性能和穩(wěn)定性有了很大提高，適用于通信、雷達(dá)、電子對(duì)抗等高速數(shù)字信號(hào)處理設(shè)備，具有廣泛的應(yīng)用前景。

[1] 孫春鳳，袁峰，丁振良，等.基于LVDS技術(shù)的高速圖像采集系統(tǒng)的設(shè)計(jì)[J].儀表技術(shù)與傳感器，2009（3）：46-51.

[2] Altera Corporation.NiosII software developer's handbook[EB/OL].[2011-01-01].http：//www.altera.com/literature/hb/nios2/n2sw_nii5v2.pdf.

[3] 蔡偉綱.NiosII軟件架構(gòu)解析[M].1版.西安：西安電子科技大學(xué)出版社，2007.

[4] 袁海林.基于NiosII的數(shù)字圖像回放系統(tǒng)的設(shè)計(jì)[J].湖北民族學(xué)院學(xué)報(bào)：自然科學(xué)版，2008，26（3）：357-360.

[5] 錢(qián)峰.EZ-USB FX2單片機(jī)原理、編程、及應(yīng)用[M].北京：北京航空航天大學(xué)出版社，2006.

[6] 崔中華，熊繼軍，沈三民.基于LVDS技術(shù)的實(shí)時(shí)圖像測(cè)試裝置的設(shè)計(jì)[J].測(cè)控技術(shù)與儀器儀表，2010（4）：84-86.

彭晴晴（1984-），碩士生，主研測(cè)試計(jì)量技術(shù)及儀器；

孟令軍（1969-），副教授，主要研究方向?yàn)闊o(wú)線傳感器網(wǎng)絡(luò)節(jié)點(diǎn)定位技術(shù)；

李 柱（1986-），碩士生，主研電路與系統(tǒng)；

藺志強(qiáng)（1987-），碩士生，主研電路與系統(tǒng)。