黃鳳彩，顏學龍

(桂林電子科技大學電子工程與自動化學院，廣西桂林 541004)

基于CJTAG的互聯(lián)信號完整性測試

黃鳳彩，顏學龍

(桂林電子科技大學電子工程與自動化學院，廣西桂林 541004)

隨著IP核在片上系統(tǒng)中的大量使用，IP核間的互連總線大量增加，引發(fā)信號完整性問題，同時傳統(tǒng)的串型掃描拓撲結構，已不能滿足測試系統(tǒng)發(fā)展所要求的任務，IEEE 1149.7標準提出了包含支持3種拓撲結構的TAP.7接口規(guī)范。文中提出了基于CJTAG互聯(lián)信號完整性測試方法，重點對此TAP.7接口轉(zhuǎn)換器進行了設計，通過系統(tǒng)級測試具有良好的應用前景。

串型掃描;CJTAG;TAP.7接口;信號完整性

隨著芯片特征尺寸越來越小以及工作時鐘頻率越來越高，片上系統(tǒng)的IP核間互連線的交叉耦合、電感以及寄生電容對電路的性能有較大變大。與此同時，系統(tǒng)設計從之前的簡單電路板向復雜的多芯片片上電路系統(tǒng)架構發(fā)展，消費類電子產(chǎn)品以及手持終端的研發(fā)工作者已經(jīng)面臨著日趨嚴格的引腳與封裝要求。

邊界掃描技術是一種符合IEEE 1149.1的規(guī)范可測性設計技術，JTAG設計的實現(xiàn)使測試的復雜度降低、質(zhì)量升高而且使芯片面市的時間縮短，適合應用于超大規(guī)模集成電路的IP核間互連線測試系統(tǒng)。IEEE 1149.7是德州儀器公司推出的一種新的雙引腳測試跟調(diào)試接口標準。IEEE 1149.7標準在兼容了IEEE 1149.1標準的同時，還增加了功耗控制功能;包含了1－bit芯片旁路功能，使掃描鏈長度減少;定義了能夠直接尋址的星型掃描拓;具有支持片上多TAPC串行結構的功能。隨著IEEE 1149.7標準應用的推廣，基于CJTAG的互聯(lián)信號完整性測試具有廣闊的應用前景。

1 CJTAP介紹

緊湊型邊界掃描測試(CJTAG)的接口是基于TAP.7。CJTAG按功能劃分可分為6級，每級都在上一級的功能基礎上增加新的功能。T0層以IEEE 1149.1為基礎，并且支持多片上TAPC串行結構;T1層增加了功能復位、測試復位、電源控制功能，支持TAP.7寄存器以及控制器命令;T2層增加了芯片級旁路功能，減小了掃描鏈長度，同時起到“熱連接保護”的作用;T3層增加了支持可直接尋址的4線星型拓撲掃描機制;T4層給出了支持2引腳的連接方式。T5層增加了數(shù)據(jù)傳輸功能并且支持除了邊界掃描以外的功能。

CJTAG包含3種操作方式。系統(tǒng)測試邏輯(STL)，基于IEEE 1149.1標準并且包含T0級的所有功能;復位與選擇單元(RSU)，可支持各種不同的復位方式，同時選擇功能也可以把TAP.7控制器設置為在線或者離線狀態(tài);擴展協(xié)議單元(EPU)具有T1到T3級的所有功能，提供1－bit芯片旁路路徑，是連接CJTAG協(xié)議和JTAG的紐帶;高級協(xié)議單元(APU)完全支持兩個接腳協(xié)議，支持高級掃描格式，使掃描性能得到了提高，同時也包含了T4到T5級的全部功能和支持兩個數(shù)據(jù)通道對后臺數(shù)據(jù)進行傳輸。TAP.7控制器可以由RSU/EPU/APU任意組合而成。分模塊構建TAP.7控制器不僅可以滿足TAP.7各個層次的需求還允許RSU功能運用到其他技術中。圖1為CJTAG層次分布圖。

圖1 CJTAG層次分布圖

2 基于CJATG的TAP.7接口轉(zhuǎn)換器

圖2為基于JTAC的SI互聯(lián)測試系統(tǒng)原理圖。

圖2 基于JTAC的SI互聯(lián)測試系統(tǒng)

圖2系統(tǒng)是基于IEEE 1149.1接口的互聯(lián)測試系統(tǒng)，IEEE 1149.7 DTS生成的測試矢量不能直接施加到基于JTAC的SI互聯(lián)測試系統(tǒng)中，這就需要有一個1149.7接口將IEEE 1149.7 DTS測試系統(tǒng)生成的符合1149.7標準的測試矢量，轉(zhuǎn)換成能夠直接施加到符合1149.1接口標準的測試矢量，即TAP.7轉(zhuǎn)換器。圖3為基于TAP.7轉(zhuǎn)換器的測試連接。

圖3 基于TAP.7轉(zhuǎn)換器的測試連接

如圖3所示，TAP.7轉(zhuǎn)換器中的TAP控制器為ADTAPC(TAPC)，主要通過完成對TAP.7信號的控制操作，實現(xiàn)新的升級功能特性，TAP.7信號的測試跟調(diào)試邏輯被解碼成符合TAP.1接口的時序信號，進而實現(xiàn)對IEEE 1149.1器件的TAPC控制。IEEE 1149.1 IP具有符合IEEE 1149.1測試標準的測試JATG口的器件(STL)，其中含有的TAP控制器(芯片級TAPC即CLTAPC)。CLTAPC是符合IEEE 1149.1測試標準規(guī)范的TAP接口，主要可以完成對器件的測試功能以及對調(diào)試邏輯的控制，進而完成相應的調(diào)試。

3 CJTAG的命令實現(xiàn)

3.1 零位掃描

TAP.7轉(zhuǎn)換器的主要功能是對原有TAP.1接口的兼容同時提供 IEEE 1149.7標準規(guī)范的擴展功能，TAP.7命令能夠?qū)崿F(xiàn)大部分的擴展功能。CJTAG擴展了JTAG標準對TAPC狀態(tài)序列的定義，以達到對CJTAG中的TAP.7的控制，JTAG的協(xié)議被這些控制序列兼容，保證了JTAG和CJTAG可以在系統(tǒng)中同時工作。在此基礎上，將要實現(xiàn)一個全新的TAPC序列，叫做零位掃描(ZBS－Zero_Bit_Scan)。

TAP.7控制器的命令實現(xiàn)包括兩個步驟:ZBS探測與控制級別的鎖定以及命令的產(chǎn)生和實現(xiàn)。CJTAG通過零位DR掃描的方式生成ZBS，隨后通過鎖住ZBS計數(shù)以完成控制級(Control Level)的產(chǎn)生，最后生成命令。圖4為CJTAG的TAP運作時序圖。

圖4 CJTAG的TAP運作時序圖

圖5是通過VerilogHDL語言描述的多always并行語句生成的TAP控制器狀態(tài)機功能仿真波形圖，tck時鐘頻率100 MHz。

通過將BYPASS或IDCODE指令與ZBS相結合，設定TAP.7控制器的控制級。ZBS是一種TAPC狀態(tài)變化順序，是從Select－DR－Scan狀態(tài)開始掃描，經(jīng)過Capture－DR狀態(tài)后不經(jīng)過Shift－DR狀態(tài)直接到Exit－DR狀態(tài)，繼續(xù)轉(zhuǎn)移直到離開Update－DR狀態(tài)，這樣一次ZBS過程就完成了。TAP.7控制器中的ZBS－COUNT計數(shù)器從零開始計數(shù)，ZBS連續(xù)完成一次，ZBS－COUNT計數(shù)器的值就會加1，ZBS－COUNT計數(shù)值不能＞7。如果DR掃描過程中含有一個Shift－DR狀態(tài)同時ZBS計數(shù)值＞0，鎖定ZBS－COUNT的計數(shù)值。ZBS－COUNT控制器的不同控制級別執(zhí)行不同的功能，具體如表1所示。

圖5 TAP控制器狀態(tài)機功能仿真波形圖

表1 ZBS產(chǎn)生的控制級別及功能

3.2 CJTAG的命令生成

CJTAG命令是由10位值構成，當控制級等于2且ZBS被鎖住時，經(jīng)過兩個連續(xù)的DR掃描，可生成CJTAG的10位命令。CJTAG的命令由兩部分構成:命令的前5位(CP0)是命令的操作碼，命令的后5位(CP1)是命令的操作數(shù)。除了上述兩部分類型的命令，還有一些用于發(fā)送和接收數(shù)據(jù)的命令，這種類型的命令被稱作3部分類型命令。在這類命令中，除了CP0與CP1部分以外，還包含了一個額外的DR掃描，數(shù)據(jù)的傳輸將通過它來完成。圖6為CJTAG的命令狀態(tài)轉(zhuǎn)移圖。

圖6 CJTAG的命令狀態(tài)轉(zhuǎn)移圖

圖7 CJTAG的命令仿真圖

4 結束語

數(shù)字信號因為傳輸線間存在串擾電容和串擾電感而產(chǎn)生畸形，使得高速互連系統(tǒng)的信號完整性測試變的困難。邊界掃描測試技術在超大規(guī)模的集成電路中得到廣泛的應用以及測試標準的發(fā)展，又對測試接口設計提出了更高的要求。IEEE 1149.7測試標準中規(guī)范的TAP.7接口含有TAP.1接口沒有的功能特性，把IEEE 1149.7應用于高速信號完整性測試中，對高速信號完整性測試具有重要意義。本文中設計的基于TAP.7的TAP.7控制器的接口是一種基于原有的JTAG器件的TAP.1接口，在TAP.1接口的基礎上添加相應的邏輯硬件層來實現(xiàn)擴展功能的升級接口，在目前基于TAP.1接口的系統(tǒng)級測試中有良好的應用前景。文中為高速信號互聯(lián)系統(tǒng)的信號完征信測試提供了一種新的方法，對IEEE 1149.7標準規(guī)范在邊界掃描系統(tǒng)中的研究與設計具有很好的參考價值。

［1］IEEE Stand Board.IEEE Std 1149.7.IEEE standard for reduced－pin and enhanced－functionality test access port and boundary－ scan architecture［S］.USA:IEEE Standard Board，2009.

［2］IEEE Stand Board.IEEE Std 1149.1 －2001.IEEE standard test access port and boundary－scan architecture［S］.USA:IEEE Standard Board，2001.

［3］胡和娟.基于JTAG的SOC互連信號完整性測試系統(tǒng)的設計［D］.桂林:桂林電子科技大學，2010.

［4］雷加，黃文君.基于 IEEE1149.7邊界掃描技術的研究［D］.桂林:桂林電子科技大學，2011.

［5］徐志磊.緊湊型JTAG接口的設計與驗證［D］.上海:上海交通大學，2010.

［6］陳光禹，潘中良.可測性設計技術［M］.北京:電子工業(yè)出版社，1997.

Interconnected Signal Integrity Test Based on CJTAG

HUANG Fengcai，YAN Xuelong
(School of Electronic Engineering and Automation，Guilin University of Electronic Technology，Guilin 541004，China)

With the wide application of IP cores in the system on the chip，more and more interconnection bus has been used in the IP cores，leading to the problem of the signal dis-integrity.And the traditional serial scanning topology structure cannot satisfy the requirements of the development task of the test system.The IEEE 1149.1 standard proposed a TAP.7 interface standard that supports three topology structures.This paper gives a test method for the interconnected signal integrity based on CJTAG with emphasis on the design of the TAP.7 interface converter.Testing results show that this system has good application prospects.

serial scanning;CJTAG;TAP.7 interface;signal integrity

TN911.23

A

1007－7820(2012)08－026－03

2012-02-16

黃鳳彩(1985—)，女，碩士研究生。研究方向:計算機輔助設計。