宋玉霞，甘峰，陳娟

（中國(guó)西南電子技術(shù)研究所，成都610036）

基于VPX架構(gòu)和第四代Sharc DSP的SAR信號(hào)處理系統(tǒng)?

宋玉霞，甘峰，陳娟

（中國(guó)西南電子技術(shù)研究所，成都610036）

給出了一種基于VPX架構(gòu)和ADSP-21469的合成孔徑雷達(dá)（SAR）實(shí)時(shí)信號(hào)處理機(jī)的設(shè)計(jì)與實(shí)現(xiàn)。處理機(jī)分別采用基于FPGA的交換機(jī)和各Lane接收緩沖再同步技術(shù)解決板內(nèi)外數(shù)據(jù)交換和多Lane Serial RapidI／O同步難點(diǎn)，實(shí)現(xiàn)了實(shí)時(shí)寬帶雷達(dá)回波中頻采樣變換和SAR成像處理。測(cè)試表明，該信號(hào)處理機(jī)比相同處理能力的傳統(tǒng)處理機(jī)至少減少40 W功耗，并具有高達(dá)1 Gbyte／s的I／O吞吐力。

合成孔徑雷達(dá)；信號(hào)處理；中頻采樣；數(shù)字正交變換；功耗

1 引言

合成孔徑雷達(dá)（Synthetic Aperture Radar，SAR）是一種通過(guò)載體平臺(tái)的運(yùn)動(dòng)來(lái)模擬大孔徑天線獲得方位高分辨力的雷達(dá)。由于需采用孔徑時(shí)間內(nèi)多個(gè)脈沖的回波進(jìn)行二維壓縮獲得距離和方位向高分辨力，SAR雷達(dá)對(duì)信號(hào)處理的處理能力和I／O吞吐力提出了很高的要求。

傳統(tǒng)雷達(dá)信號(hào)處理系統(tǒng)常采用并行總線進(jìn)行構(gòu)建，這些總線包括PCI、CPCI、VME。由于并行線間的相位偏差難以控制在很小范圍，傳統(tǒng)共享并行總線逐漸成為高分辨SAR信號(hào)處理系統(tǒng)性能提高的瓶頸。而高速串行總線技術(shù)由于采用了時(shí)鐘打包、時(shí)鐘恢復(fù)以及信號(hào)的預(yù)加重和均衡處理技術(shù)，成功解決了數(shù)據(jù)線和時(shí)鐘線間的Skew和Jitter問(wèn)題［1］，將單對(duì)串行線的傳輸率提高到10 Gbit／s。

過(guò)去近10年，高性能雷達(dá)信號(hào)處理系統(tǒng)的處理器常采用Analog公司（ADI）的TigerSharc或Freescale（飛思卡爾）的PowerPC。但TigerSharc和PowerPC在擁有高處理能力的同時(shí)也具有很高的工作功耗，采用TigerSharc或PowerPC的處理系統(tǒng)往往面臨能源和散熱問(wèn)題的困擾。

針對(duì)基于傳統(tǒng)并行總線和TigerSharc或PowerPC的信號(hào)處理系統(tǒng)的不足，本文設(shè)計(jì)了一種全新的SAR信號(hào)處理系統(tǒng)。該系統(tǒng)基于VPX架構(gòu)，模塊間數(shù)據(jù)傳輸采用全雙工4 Lane Serial RapidI／O實(shí)現(xiàn)；主處理器采用ADI新一代Sharc DSP ADSP-2146X，系統(tǒng)處理性能高、功耗低。

2 VPX與ADSP-2146X

VPX（即VITA 46）是包括VPX基本標(biāo)準(zhǔn)和PCI Express on VPX、Serial RapidIO on VPX等多種標(biāo)準(zhǔn)的集合，其主要優(yōu)勢(shì)為：IO數(shù)量巨增，可提供192個(gè)速度達(dá)5 Gbit／s的高速差分對(duì)；增強(qiáng)的供電能力，支持768 W／48 V；含3U和6U結(jié)構(gòu)等。由于其同時(shí)具有更加堅(jiān)固的機(jī)械結(jié)構(gòu)和更強(qiáng)的冷卻能力［2］，在一些苛刻的高傳輸需求領(lǐng)域有著誘人的前景。

ADI公司第四代Sharc處理器ADSP-21469的主要特點(diǎn)如下：支持高性能32 bit／40 bit浮點(diǎn)運(yùn)算，內(nèi)核工作頻率高達(dá)450 MHz，處理能力達(dá)2.7 GFLOPS；片內(nèi)FIR、IIR、FFT硬件加速器潛在提升了計(jì)算能力。

3 SAR信號(hào)處理系統(tǒng)設(shè)計(jì)

SAR信號(hào)處理系統(tǒng)結(jié)構(gòu)如圖1所示。該系統(tǒng)采用VPX架構(gòu)，由3套完全相同的硬件電路板組成，每套板由1塊中頻采樣變換XMC背板和1塊3U成像處理載板組成。每塊XMC背板和載板間物理接口遵循VITA42.0規(guī)范并按VITA42.2設(shè)置高速Serial RapidI／O數(shù)據(jù)通信接口，3套板間物理電氣結(jié)構(gòu)遵循VITA46.0并按VITA46.3 Serial RapidI／O設(shè)置高速Serial RapidI／O數(shù)據(jù)通信接口。

圖1 SAR信號(hào)處理系統(tǒng)結(jié)構(gòu)圖Fig.1 Structure of SAR signal processor

中頻采樣變換板主要由2片ADS5474、1片XC5VSX95和2片SDRAM（每片容量256 Mbyte）組成。ADC轉(zhuǎn)換后的數(shù)字回波信號(hào)由XC5VSX95完成數(shù)字正交解調(diào)后送入SDRAM進(jìn)行緩存。XC5VSX95提供8對(duì)高速串行差分?jǐn)?shù)據(jù)鏈路Rocket I／O實(shí)現(xiàn)與載板通信，每對(duì)差分鏈路數(shù)據(jù)傳輸速率為2.5 Gbit／s。

成像處理板結(jié)構(gòu)圖見(jiàn)圖2，板內(nèi)共5個(gè)DSP節(jié)點(diǎn)，每節(jié)點(diǎn)包含1片ADSP-21469和128 Mbyte DDR2 SDRAM，單板峰值運(yùn)算能力13.5 GFLOPS，ADSP-21469與DDR2間數(shù)據(jù)傳輸率900 Mbyte／s；每片DSP的2個(gè)Linkport口均接到板內(nèi)FPGA（XC5VSX95）中，共提供1.66 Gbyte／s帶寬。節(jié)點(diǎn)間通過(guò)連接到FPGA的Linkport口實(shí)現(xiàn)分布式互連。每片XC5VSX95采用其32對(duì)高速串行差分?jǐn)?shù)據(jù)鏈路實(shí)現(xiàn)4組4 Lane高速串行鏈路，其中1組與本板XMC進(jìn)行通信，另3組用于板間通信。

圖2 成像處理板結(jié)構(gòu)圖Fig.2 Structure of carrier board

系統(tǒng)采用無(wú)交換槽Full-Mesh互連方式，如圖1所示。圖1中各連接對(duì)均為4 Lane Serial Rapid I／O，各Lane峰值帶寬可達(dá)3.125 Gbit／s；各連接對(duì)間RD接TD，TD接RD，LaneX接LaneX。Full-Mesh拓?fù)浣Y(jié)構(gòu)使系統(tǒng)中模塊間能同時(shí)進(jìn)行點(diǎn)對(duì)點(diǎn)信息交換，提高了數(shù)據(jù)傳輸效率；槽位間距20.32 mm。

4 算法和軟件流程

系統(tǒng)在研制中完成了掃描SAR成像處理和單脈沖SAR處理。本文以掃描SAR成像處理為例進(jìn)行說(shuō)明。

（1）中頻采樣變換

本系統(tǒng)輸入信號(hào)帶寬為150 MHz，中心頻率為560 MHz，根據(jù)帶通采樣定理，A／D采樣頻率選為320 MHz。直接由采樣序列交替得到的是在時(shí)間上相差1個(gè)采樣周期的信號(hào)正交分量和同相分量，需進(jìn)行時(shí)域上插值或頻域?yàn)V波并進(jìn)行符號(hào)修正。本系統(tǒng)選擇多相濾波進(jìn)行正交變換，其處理流程如圖3（a）所示。

圖3 數(shù)字正交變換和SPECAN算法流程圖Fig.3 Flowchar of digital quadrature transformation and SPECAN algorithm

（2）SPECAN成像算法

SAR成像處理選用SPECAN算法，其流程如圖3（b）所示，其中多普勒中心估計(jì)采用時(shí)域相關(guān)法，即：

式中，v為平臺(tái)速度，θ為目標(biāo)視線和平臺(tái)速度的夾角，fr為脈沖重復(fù)頻率，λ為雷達(dá)信號(hào)波長(zhǎng)，r表示方位脈沖采樣序號(hào)。

距離徙動(dòng)校正在頻域進(jìn)行，徙動(dòng)因子為RMC（n，m）=

式中，m∈［0，M-1］為方位向采樣點(diǎn)序號(hào)，n∈［0，N-1］為距離向采樣點(diǎn)序號(hào)，a為平臺(tái)加速度，fs為距離向采樣率。

方位向相位初補(bǔ)償采用慣導(dǎo)送來(lái)的徑向加速度直接運(yùn)算，采用最大對(duì)比度法估計(jì)出調(diào)頻斜率＾fdr后，得到方位向dechirp信號(hào)：

5 關(guān)鍵技術(shù)

（1）任務(wù)分配和數(shù)據(jù)交換

系統(tǒng)平臺(tái)采用多板多節(jié)點(diǎn)實(shí)現(xiàn)SAR成像處理，合理的任務(wù)分配和數(shù)據(jù)交換成為處理系統(tǒng)的關(guān)鍵環(huán)節(jié)。

系統(tǒng)采用多板多DSP并行處理方式實(shí)現(xiàn)實(shí)時(shí)處理。3塊板分別完成第3×（k-1）+n（n=1，2，3；k=1，2，3，…）個(gè)孔徑的成像處理，由和支路處理板完成板間數(shù)據(jù)分配。每板接收到各自子孔徑數(shù)據(jù)時(shí)，將第5×（k-1）+n（n=1，2，3，4，5；k=1，2，…，204）幀數(shù)據(jù)（每幀對(duì)應(yīng)1個(gè)相參處理間隔的8 192點(diǎn)復(fù)數(shù)）送到第n個(gè)DSP節(jié)點(diǎn)進(jìn)行距離向處理；距離向處理完成后DSP間需進(jìn)行5次數(shù)據(jù)交換完成數(shù)據(jù)矩陣轉(zhuǎn)秩。

所有數(shù)據(jù)交換采用FPGA中設(shè)計(jì)的交換機(jī)實(shí)現(xiàn)。交換機(jī)設(shè)計(jì)如下：首先給每個(gè)需進(jìn)行數(shù)據(jù)交換的節(jié)點(diǎn)分配ID號(hào)和兩個(gè)用于接收和發(fā)送數(shù)據(jù)緩沖的雙口RAM，每節(jié)點(diǎn)有若干離散線用于控制交換機(jī)。當(dāng)節(jié)點(diǎn)間需發(fā)送數(shù)據(jù)時(shí)，發(fā)送端首先發(fā)出目的節(jié)點(diǎn)ID號(hào)，然后發(fā)出發(fā)數(shù)申請(qǐng)，交換機(jī)檢測(cè)到發(fā)數(shù)申請(qǐng)后，根據(jù)ID號(hào)檢測(cè)目的節(jié)點(diǎn)狀態(tài)，如接收口空閑，即可通過(guò)目的節(jié)點(diǎn)離散線向目的節(jié)點(diǎn)發(fā)起接收申請(qǐng)，目的節(jié)點(diǎn)響應(yīng)申請(qǐng)，即可進(jìn)行本次數(shù)據(jù)交換。

（2）多Lane Serial RapidI／O同步

中頻采樣變換后的數(shù)字基帶信號(hào)通過(guò)XMC槽位上的Rocket I／O接口實(shí)現(xiàn)。由于峰值數(shù)據(jù)率約800 Mbyte／s，需采用4 Lane Rocket I／O同時(shí)傳輸才能滿足要求。串行差分對(duì)間的同步問(wèn)題成為必須解決的關(guān)鍵問(wèn)題。

系統(tǒng)采用發(fā)送端數(shù)據(jù)對(duì)齊打包、并串轉(zhuǎn)換后通過(guò)串行鏈路發(fā)送；接收端分別采用從各Lane數(shù)據(jù)中恢復(fù)出來(lái)的時(shí)鐘接收數(shù)據(jù)并存入FIFO，然后再同時(shí)送入下級(jí)處理，從而成功解決了單元間數(shù)據(jù)傳輸同步問(wèn)題，獲得10 Gbit／s比特率，有效數(shù)據(jù)率達(dá)1 Gbyte／s的單元間數(shù)據(jù)傳輸帶寬。

6 系統(tǒng)性能

經(jīng)測(cè)試：本信號(hào)處理系統(tǒng)A／D有效位數(shù)均不低于10 bit（輸入信號(hào)頻率580 MHz，采樣率320 MHz）；每路DDC變換后I、Q兩路基帶信號(hào)相位不平衡度小于0.01°、幅度不平衡度小于0.01 dB。

本信號(hào)處理系統(tǒng)采用SAR目標(biāo)模擬器產(chǎn)生的SAR模擬回波數(shù)據(jù)進(jìn)行了SAR成像處理，單板對(duì)1個(gè)子孔徑成像結(jié)果如圖4（a）所示，相同的模擬回波數(shù)據(jù)采用Matlab成像結(jié)果如圖4（b）所示。單板完成1個(gè)子孔徑掃描SAR成像處理耗時(shí)僅226.3 ms。

系統(tǒng)總工作功耗56 W，而同等處理能力的TS201信號(hào)處理系統(tǒng)功耗至少大于100 W。

圖4 從信號(hào)處理機(jī)獲得的SAR圖像和采用Matlab處理獲得的SAR圖像Fig.4 SAR imaging from processor and Matlab processing

7 結(jié)束語(yǔ)

本文設(shè)計(jì)的信號(hào)處理系統(tǒng)實(shí)現(xiàn)了寬帶雷達(dá)中頻信號(hào)采樣變換和SPECAN算法成像處理，已應(yīng)用到某雷達(dá)系統(tǒng)中。本系統(tǒng)功耗低且采用高速串行總線實(shí)現(xiàn)模塊間數(shù)據(jù)傳輸，解決了傳統(tǒng)基于CPCI和TS201（或PowerPC）的信號(hào)處理系統(tǒng)I／O吞吐力瓶頸和高功耗問(wèn)題。其中頻采樣板和信號(hào)處理板不僅性能強(qiáng)大，且分別采用XMC和VPX標(biāo)準(zhǔn)設(shè)計(jì)，硬件具有兼容性，整機(jī)具有擴(kuò)展性。

［1］鄭東衛(wèi)，陳矛，羅丁力.VPX總線的技術(shù)規(guī)范及應(yīng)用［J］.火控雷達(dá)技術(shù)，2009，38（4）：73-77.

ZHENG Dong-wei，CHEN Mao，LUO Ding-li.Technical Specifications of the VPX Bus and Its Application［J］.Fire Control Radar Technology，2009，38（4）：73-77.（in Chinese）

［2］張?zhí)炝郑瑥埶济?CPCI-E與VPX總線標(biāo)準(zhǔn)的比較分析［J］.工業(yè)控制計(jì)算機(jī)，2009，22（7）：1-5.

ZHANG Tian-lin，ZHANG Si-min.Analysis of CPCI-E Comparing with VPX Bus Technology［J］.Industrial Control Computer，2009，22（7）：1-5.（in Chinese）

SONG Yu-xia was born in Jiajiang，Sichuan Province，in 1973.She received the M.S.degree in 2004.She is now a senior engineer.Her research direction is radar signal processing.

Email：syxhappy＠yahoo.com.cn

甘峰（1984—），男，江西奉新人，2009年獲碩士學(xué)位，現(xiàn)為工程師，主要研究方向?yàn)槔走_(dá)信號(hào)處理；

GAN Feng was born in Fengxin，Jiangxi Province，in 1984.He received the M.S.degree in 2009.He is now an engineer.His research direction is radar signal processing.

陳娟（1984—），女，湖北石首人，2008年獲碩士學(xué)位，現(xiàn)為工程師，主要研究方向?yàn)槔走_(dá)信號(hào)處理。

CHEN Juan was born in Shishou，Hubei Province，in 1984.She received the M.S.degree in 2008.She is now an engineer.Her research direction is radar signal processing.

SAR Signal Processing System Based on VPX and Generation-IV Sharc DSP

SONG Yu-xia，GAN Feng，CHEN Juan

（Southwest China Institute of Electronic Technology，Chengdu 610036，China）

The design and realization of a real-time SAR（Synthetic Aperture Radar）signal processing system based on VPX and ADSP-21469 is given.Data transfer inside the system is resolved by switch built in FPGA and the synchronization of multi-lane Serial RapidI／O is resolved by synchronization after each lane receives and caches data.The real time orthogonal transformation and SAR processing for wide-band IF signal returned to radar is realized.Tests show that the power consumption of the system is decreased by 40W compared with traditional signal processing system，further more，the system attains 1Gbyte／s I／O throughput rate.

SAR；signal processing；IF sampling；digital orthogonal transformation；power consumption

TN957；TN911.7

：A

10.3969／j.issn.1001-893x.2012.06.013

宋玉霞（1973—），女，四川夾江人，2004年獲碩士學(xué)位，現(xiàn)為高級(jí)工程師，主要研究方向?yàn)槔走_(dá)信號(hào)處理；

1001-893X（2012）06-0898-04

2011-11-14；

2012-04-06