摘 要：主要介紹了專用集成電路CPU計(jì)算機(jī)輔助設(shè)計(jì)工具的方法和步驟、設(shè)計(jì)過程中遇到的問題和解決方案，以及用CAD設(shè)計(jì)新型微處理器應(yīng)該注意的問題。
　　關(guān)鍵詞：專用集成電路 計(jì)算機(jī)輔助設(shè)計(jì)工具 新型微處理器
　　中圖分類號(hào)：TN401文獻(xiàn)標(biāo)識(shí)碼：A文章編號(hào)：1672-3791（2012）09（a）-0117-01
　　新型微處理器設(shè)計(jì)必須努力達(dá)到在可接受的耗電量和芯片面積條件下的最高性能。因此，芯片工具方法論通常具有挑戰(zhàn)性和兩個(gè)突出的特點(diǎn)：基本構(gòu)件是晶體管，晶體管的尺寸可以單獨(dú)地控制并能夠和其它的晶體管組成不同的邏輯族；物理設(shè)計(jì)是分塊的、詳細(xì)計(jì)劃的，而且在實(shí)施細(xì)節(jié)被設(shè)計(jì)出來之前就要提交。
　　1 微結(jié)構(gòu)設(shè)計(jì)和電路可行性研究工具
　　微結(jié)構(gòu)設(shè)計(jì)的目標(biāo)是建立一個(gè)性能模型和一個(gè)微結(jié)構(gòu)文檔，該文檔包含細(xì)致的流程圖和具有重要性能的通路。該性能模型通常被高度參數(shù)化以便在主要的結(jié)構(gòu)特性上施行中產(chǎn)生更多“如果-怎么樣”的測試。該設(shè)計(jì)過程完全是人工的。該性能模型通常用高級(jí)編程語言寫成，所以這里僅需要一個(gè)好的文本編輯器和語言編譯器。對(duì)于微結(jié)構(gòu)文檔的編寫，通常具有畫圖功能的字處理器就足夠了。
　　電路可行性研究的目標(biāo)是確保微結(jié)構(gòu)可以實(shí)現(xiàn)?；谖⒔Y(jié)構(gòu)的知識(shí)，電路設(shè)計(jì)者將芯片分成許多塊并創(chuàng)建一個(gè)芯片級(jí)的底層計(jì)劃來涵蓋這些模塊。多種分配電源的計(jì)劃被測試之后，選擇最優(yōu)者。
　　電路可行性研究層次的基本工具是：電路圖編輯器和連線器、布線編輯器和寄生抽取器、SPICE仿真器。絕大多數(shù)商品化的電路圖編輯器、布線編輯器、寄生抽取器和SPICE仿真器都有電路可行性研究能力。
　　為了方便芯片底層計(jì)劃的設(shè)計(jì)，上面的工具能夠執(zhí)行“如果-怎么樣”的測試、芯片分區(qū)、模塊管腳布局和綜合網(wǎng)絡(luò)連線，并具有許多不同的用戶控制算法。然而，由于底層計(jì)劃創(chuàng)建于設(shè)計(jì)的最早階段，這些工具在操作部分完成設(shè)計(jì)數(shù)據(jù)。絕大多數(shù)的商業(yè)化工具都沒有為此目的而設(shè)計(jì)。
　　為了確保整體時(shí)序說明的完整性，一個(gè)用于檢查高層模塊之間時(shí)序和整體網(wǎng)絡(luò)線路一致性的工具是必須的。不論何時(shí)，只要某些模塊中有局部變化，整體時(shí)序?qū)㈦S之而變化。該工具用于檢查帶有新時(shí)序的問題。
　　2 寄存器傳輸級(jí)（RTL）模型設(shè)計(jì)工具
　　RTL模型設(shè)計(jì)設(shè)計(jì)的目標(biāo)是創(chuàng)建一個(gè)RTL層次的仿真模型，該模型反映微結(jié)構(gòu)的意圖，邏輯校驗(yàn)工程師能夠檢查邏輯的正確性，且包含有足夠的細(xì)節(jié)以便能給電路設(shè)計(jì)人員呈送一份微結(jié)構(gòu)的詳細(xì)說明。
　　由于三個(gè)設(shè)計(jì)數(shù)據(jù)庫（RTL模型、底層計(jì)劃、數(shù)據(jù)通路/內(nèi)存電路圖）存在于該層，所以應(yīng)該設(shè)計(jì)一個(gè)機(jī)制用于保持設(shè)計(jì)數(shù)據(jù)的同步。分區(qū)和引腳影響底層計(jì)劃的RTL模型的數(shù)據(jù)。為確保底層計(jì)劃和RTL模型同步，一個(gè)工具（RTL-to-fp）可以有規(guī)律的輸出最近的分區(qū)信息和管腳信息到底層計(jì)劃。為了保持在數(shù)據(jù)通路/內(nèi)存電路和RTL模型之間的連接，可以使用等效性檢查工具。數(shù)據(jù)通路/內(nèi)存電路和它們?cè)诘讓佑?jì)劃的模塊表示出了支持這種同步機(jī)制需求的工具，如圖1所示。
　　大多數(shù)商業(yè)化的等效檢查器在校驗(yàn)RTL模型和相應(yīng)的電路圖網(wǎng)表之間的等效性上不夠智能化。這些商品工具的主要缺陷是：等效處理算法在處理高層RTL模型上不夠智能化；不能理解出現(xiàn)在電路中晶體管級(jí)別的多樣性。
　　一種解決方案是使用一個(gè)晶體管—布爾—網(wǎng)絡(luò)工具翻譯電路網(wǎng)表到RTL模型之中，如可替代檢查過程中RTL模型2（可替代的等效性檢查過程：數(shù)據(jù)通路/內(nèi)存網(wǎng)表→布爾類型化→RTL模型2→邏輯仿真器←RTL模型），并使用一個(gè)邏輯仿真器來校驗(yàn)RTL模型2和起初的RTL模型之間的等效性，這種方法更高效。因?yàn)槟Ｐ?是自動(dòng)產(chǎn)生，所以不需要維護(hù)。然而，它需要一個(gè)足夠智能化的工具，該工具至少可以理解在設(shè)計(jì)中的每一個(gè)晶體管的邏輯功能。
　　3 數(shù)據(jù)通路/內(nèi)存原理圖設(shè)計(jì)工具
　　在微-底層設(shè)計(jì)計(jì)劃階段，設(shè)計(jì)人員可以使用商用的個(gè)人文檔編輯工具來起草微-底層計(jì)劃。設(shè)計(jì)人員也可以使用布線編輯器或一個(gè)原理圖編輯器來編輯微--底層計(jì)劃。微-底層計(jì)劃是基于未完成的高層設(shè)計(jì)數(shù)據(jù)，在這項(xiàng)工作中還沒有專用的商業(yè)工具。
　　在微-底層計(jì)劃構(gòu)造之后，開始原理圖設(shè)計(jì)。由于已知的關(guān)鍵通路已經(jīng)被確認(rèn)，并且在電路可行性研究階段已經(jīng)設(shè)計(jì)，所以畫原理圖通常使用這些關(guān)鍵通路作為錨區(qū)。在畫原理圖期間，位于整體時(shí)序說明文件中的高層管腳時(shí)序說明文件不斷更新以反映已經(jīng)提交的執(zhí)行。
　　4 結(jié)語
　　微處理器有兩個(gè)不同于基于標(biāo)準(zhǔn)單元ASIC設(shè)計(jì)的顯著特點(diǎn)：（1）基于晶體管。（2）直接計(jì)劃和較早決定設(shè)計(jì)工具。要支持這兩個(gè)特點(diǎn)，CAD工具需要理解設(shè)計(jì)中所用到的晶體管的功能，并能夠與完成的部分?jǐn)?shù)據(jù)協(xié)作，大多數(shù)商業(yè)化工具沒有這些能力。因此，微處理器設(shè)計(jì)團(tuán)隊(duì)必須大幅度投資業(yè)界工具，以便創(chuàng)建所需要的工具流程。由于微處理器設(shè)計(jì)團(tuán)隊(duì)比ASIC設(shè)計(jì)團(tuán)隊(duì)小得多，商人不情愿為基于晶體管微處理器的商業(yè)工具進(jìn)行投資。因此，需要大量的CAD資源來支持新型微處理器設(shè)計(jì)項(xiàng)目。
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