組合電路中的競(jìng)爭(zhēng)與險(xiǎn)象

　　摘要：介紹并分析了在組合邏輯電路的設(shè)計(jì)中，競(jìng)爭(zhēng)與冒險(xiǎn)的概念及其產(chǎn)生的原因。歸納概括檢查一個(gè)組合邏輯電路是否存在競(jìng)爭(zhēng)與冒險(xiǎn)的方法。通過(guò)舉例說(shuō)明消除競(jìng)爭(zhēng)與冒險(xiǎn)的方式，并利用Multisim軟件進(jìn)行實(shí)踐論證。
　　關(guān)鍵詞：競(jìng)爭(zhēng)與冒險(xiǎn)；組合邏輯電路
　　在一個(gè)實(shí)際的組合邏輯電路中，當(dāng)輸入信號(hào)發(fā)生變化時(shí)，其輸出信號(hào)往往不能同步地跟隨輸入信號(hào)的變化而變化，而是經(jīng)過(guò)一段過(guò)渡的時(shí)間后才能到達(dá)原先期望的狀態(tài)，從而產(chǎn)生瞬時(shí)的錯(cuò)誤輸出，造成邏輯功能的瞬時(shí)紊亂。這種現(xiàn)象就像瞬時(shí)信號(hào)在通過(guò)連線(xiàn)和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線(xiàn)的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同