一種高速全數(shù)字衛(wèi)星信號模擬源平臺?

馬力科

（中國西南電子技術(shù)研究所，成都610036）

一種高速全數(shù)字衛(wèi)星信號模擬源平臺?

馬力科??

（中國西南電子技術(shù)研究所，成都610036）

提出了一種高速全數(shù)字衛(wèi)星信號模擬源的平臺實現(xiàn)方案，該方案以在線可編程門陣列（FPGA）和高速模數(shù)轉(zhuǎn)換器（DAC）為平臺設(shè)計核心，采用了DAC與FPGA高速接口設(shè)計、并行編碼調(diào)制設(shè)計、數(shù)字白噪聲生成設(shè)計、速率分級設(shè)計、DSP接口設(shè)計等設(shè)計手段，實現(xiàn)了高速編碼和并行調(diào)制，完成了高速DAC全數(shù)字中頻信號直接合成、實時寬帶信道模擬、超寬帶數(shù)字高斯白噪聲生成等技術(shù)的研究與工程實踐。

衛(wèi)星信號模擬源；高速DAC；高速數(shù)字信號直接合成；數(shù)字高斯白噪聲

1 引 言

無線寬帶、高速數(shù)據(jù)傳輸技術(shù)是星地?zé)o線測控通信系統(tǒng)的核心技術(shù)之一，隨著偵查、遙感、探測等衛(wèi)星測控通信系統(tǒng)業(yè)務(wù)的不斷增長，越來越多的衛(wèi)星采用更高傳輸碼速率，如美國Quick Bird下行碼速率高達320 Mb/s，印度IRS-P6和歐空局Envisat-1衛(wèi)星的下行碼速率也分別達到了105 Mb/s和100 Mb/s。日本超高速因特網(wǎng)衛(wèi)星可實現(xiàn)最高速率1.2 Gb/s的超高速雙向數(shù)據(jù)通信。

由于高速數(shù)據(jù)傳輸設(shè)備傳輸中心頻率高、帶寬寬，通常的實現(xiàn)方法是采用大規(guī)模可編程門陣列（FPGA）產(chǎn)生基帶信號，通過寬帶低通濾波，經(jīng)正交調(diào)制的方式上變頻到高中頻，這種實現(xiàn)方式存在IQ雙路一致性的問題，對模擬電路設(shè)計要求較高。

目前，國內(nèi)衛(wèi)星數(shù)傳技術(shù)通常采用較為成熟的低中頻數(shù)字調(diào)制和信道模擬變頻技術(shù)，但數(shù)據(jù)帶寬和數(shù)據(jù)傳輸速率十分有限［1］。

國內(nèi)也有一些采用通用芯片實現(xiàn)的高速數(shù)傳設(shè)備［2］，這些設(shè)備主要由調(diào)制器單元、解調(diào)器單元和接入單元組成，并可完成多種調(diào)制方式，可提供多種編碼制式，支持多種衛(wèi)星制式，但不支持用戶自定義的UQPSK等調(diào)制方式，且設(shè)備組成復(fù)雜，對模擬射頻電路、微帶電路等模擬硬件電路設(shè)計的要求很高。而國內(nèi)市場上可購買的信號源儀器可產(chǎn)生幾種常用的調(diào)制波形，但模式有限，且數(shù)據(jù)帶寬不超過50 MHz。任意波形發(fā)生器［3］可產(chǎn)生的模式多、編程靈活、數(shù)據(jù)注入方便，但通常采用的方式是通過如MATLAB［4］等軟件直接計算輸出信號并編譯、循環(huán)播放，不能適應(yīng)高實時性和低延時等系統(tǒng)要求。

由于國內(nèi)衛(wèi)星測控通信系統(tǒng)用戶自定義模式多，而上述設(shè)備又不可直接用作模擬源設(shè)備的要求。需要重新設(shè)計出一種可具備多種調(diào)制模式、多種碼型，碼速率連續(xù)可變，實時寬帶信道模擬，數(shù)字高斯白噪聲生成等功能的全數(shù)字衛(wèi)星信號模擬源設(shè)備。

本文提出的一種全數(shù)字衛(wèi)星信號模擬源設(shè)計方法，通過FPGA高速并行處理編碼調(diào)制合成中頻信號，高速數(shù)模轉(zhuǎn)換器（DAC）直接產(chǎn)生寬帶模擬中頻調(diào)制信號，并由數(shù)字信號處理器（DSP）完成多種調(diào)制模式的參數(shù)計算和配置管理，能滿足用戶的需要。

2 硬件平臺電路設(shè)計

2.1 硬件平臺組成

高速全數(shù)字衛(wèi)星信號模擬源采用了全數(shù)字的調(diào)制方式，電路組成簡單。要數(shù)字直接產(chǎn)生中頻信號頻率到吉赫、數(shù)據(jù)帶寬為幾百兆赫的信號，根據(jù)Nyquist采樣定理，需選用采樣速率至少大于2 GHz的DAC芯片，同時在模擬前端添加寬帶濾波器輸出。由于所有多模式多編碼的數(shù)字運算均需動態(tài)配置實現(xiàn)，需選用大規(guī)模的可編程器件FPGA實現(xiàn)。同時，選用DSP作為參數(shù)計算及主控模塊，周邊組件接口PCI橋芯片作為PCI接口。

高速全數(shù)字衛(wèi)星信號模擬源系統(tǒng)組成框圖如圖1所示。

圖1 系統(tǒng)組成框圖

硬件設(shè)計主要芯片包括一片Xilinx Virtex-5大規(guī)模FPGA XC5VLX220以實現(xiàn)各種模擬邏輯，一片高速DAC MD652D［5］，一片DSP TMS320C6416作為參數(shù)主控器，一片PCI橋芯片PLX9656作為PCI接口以及部分外圍電源和接口芯片。FPGA通過DAC產(chǎn)生各種調(diào)制信號；DSP可對FPGA進行各種參數(shù)配置，PCI橋片提供CPCI接口，通過監(jiān)控界面對參數(shù)進行控制。

2.2 高速DAC與FPGA接口實現(xiàn)

高速DAC的使用關(guān)鍵在于實現(xiàn)與其連接的高速數(shù)據(jù)接口。由于普通的FPGA IO管腳不能輸出速率高達1 Gb/s的高速數(shù)據(jù)信號，需使用FPGA的高速接口，而一般專用的高速IO接口數(shù)量有限，不能提供48對IO接口，故采用Xilinx FPGA［6］內(nèi)部的OSERDES高速串化器模塊。OSERDES高速串化器模塊可配置于任何一對差分輸出管腳，資源豐富，應(yīng)用非常方便。它可將FPGA內(nèi)部低速并行信號串化為高速串行信號，OSERDES模塊最高可支持3.2 Gb/s數(shù)據(jù)速率的輸出。

FPGA OSERDES模塊組成如圖2［7］所示。

圖2 FPGA OSERDES模塊組成圖

高速接口實現(xiàn)的另一個關(guān)鍵在于時鐘的選取。采用4 GHz高速時鐘作為DAC的采樣工作時鐘，DAC芯片將輸出八分頻時鐘信號反向輸入FPGA的內(nèi)部模擬鎖相環(huán)（PLL），PLL鎖定時鐘作為全局時鐘并送到BUFG上，作為高速輸出接口OSERDES模塊的輸出接口時鐘，同時將OSERDES配置為DDR模式。此外，使用PLL分頻時鐘作為OSERDES模塊的輸入接口時鐘和FPGA內(nèi)部工作的主時鐘信號，F(xiàn)PGA內(nèi)部大部分邏輯、接口、編碼算法均運行在內(nèi)部主時鐘頻率上。OSERDES模塊將內(nèi)部8路并行信號按DDR的方式串化為1路高速LVDS數(shù)據(jù)，并作為DAC的一個數(shù)據(jù)位輸出。

該部分設(shè)計需保證硬件的數(shù)據(jù)和時鐘鏈路等長，保證FPGA內(nèi)部時序的一致和規(guī)范。同時，高速DAC還要注意相位對齊。

FPGA與DAC接口設(shè)計框圖如圖3所示。

圖3 FPGA與高速DAC接口框圖

3 FPGA算法設(shè)計實現(xiàn)

3.1 算法實現(xiàn)

FPGA內(nèi)部算法主要包括兩部分，即信號波形產(chǎn)生和數(shù)字白噪聲產(chǎn)生。

根據(jù)監(jiān)控參數(shù)的控制，F(xiàn)PGA內(nèi)部信號波形生成流程依次為：

（1）數(shù)據(jù)成幀、存儲：接收外部注入的數(shù)據(jù)，或者自己生成監(jiān)控要求的數(shù)據(jù)，按控制要求幀頭和幀長，形成數(shù)據(jù)幀存放在存儲器內(nèi)；

（2）數(shù)據(jù)讀?。涸跀?shù)據(jù)時鐘生成單元產(chǎn)生的時鐘驅(qū)動下，將存儲器中的數(shù)據(jù)讀出；

（3）數(shù)據(jù)時鐘生成：生成不同速率的數(shù)據(jù)時鐘，并可以模擬數(shù)據(jù)的多譜勒頻率動態(tài)；

（4）RS編碼：生成要求的RS編碼格式；

（5）加擾：按控制的多項式和初相進行數(shù)據(jù)加擾；

（6）碼型變換：根據(jù)要求的碼型進行碼型變換；

（7）卷積編碼：生成Viterbi編碼格式；

（8）差分編碼：按格式生成差分編碼后數(shù)據(jù)；

（9）基帶調(diào)制：將發(fā)送序列按照指定調(diào)制方式、差分編碼類型進行星座映射，產(chǎn)生基帶調(diào)制信號。

（10）并行成形濾波：以多相濾波為基礎(chǔ)，利用多個分解的子濾波器實現(xiàn)并行濾波，每個子濾波器分別完成不同相位的濾波運算。

3.2 并行編碼調(diào)制實現(xiàn)

采用高速DAC，在FPGA接口軟件設(shè)計上區(qū)別于傳統(tǒng)的串行設(shè)計的方式，所有的編碼數(shù)據(jù)及調(diào)制數(shù)據(jù)均并行產(chǎn)生。

本方案采用兩級串化的方式實現(xiàn)數(shù)據(jù)并行。前一級是FPGA的OSERDES將每一路8位并行數(shù)據(jù)串化為高速DAC的一個通道，每一時刻數(shù)據(jù)由8個支路并行產(chǎn)生；后一級是高速DAC將4路48位并行數(shù)據(jù)信號串化為1路12位數(shù)據(jù)送到數(shù)模轉(zhuǎn)換模塊。即在FPGA中總共32路并行，每路12位，總共384個數(shù)據(jù)位，經(jīng)兩級串化到1路12位數(shù)據(jù)。

由于載波頻率是可以確定的，對32路的每一路來講，每一路信號的相位差是一個固定值，載波變化是有規(guī)律的。故采用DDS產(chǎn)生32個輸出查找表，載波信號均可通過查表的方式得到每一路相差固定的初始相位，再完成對載波信號的調(diào)制。根據(jù)公式（1），可確定每個DDS的相位關(guān)系：

式中，Rcarrier為載波速率，Rsampling為數(shù)據(jù)采樣率。

根據(jù)調(diào)制碼速率的不同，根據(jù)公式（2），可計算調(diào)制信號的翻轉(zhuǎn)點：

式中，Rdata為數(shù)據(jù)速率，Rsampling為數(shù)據(jù)采樣率。

圖4說明了載波調(diào)制信號翻轉(zhuǎn)點的計算確定。

圖4 載波及調(diào)制信號調(diào)制波形示意圖

3.3 數(shù)字白噪聲生成

在FPGA中，并行采用了32路的Box－Muller算法，得到多路并行高斯白噪聲帶寬信號，并通過4 GHz高速DA采樣產(chǎn)生模擬的高斯白噪聲信號，與32個DDS產(chǎn)生的載波信號在FPGA內(nèi)部完成數(shù)字調(diào)制，并通過4 GHz高速DA采樣產(chǎn)生模擬的高斯白噪聲信號。

3.4 速率分級實現(xiàn)

高速全數(shù)字衛(wèi)星信號模擬源在軟件設(shè)計上的另一個難點在于要兼容多種衛(wèi)星編碼模式，且每種模式的操作流程不一致，編碼后速率并不一致。本方案針對這一難題在編碼和數(shù)據(jù)輸出過程中添加了兩級雙口RAM，將前后按速率不同分為三級進行分別設(shè)計，雙口RAM用于不同數(shù)據(jù)速率之間的接口和前后編碼數(shù)據(jù)的隔離。

兩級DPRAM分別用于以下兩個方面。

（1）由于要兼容多種編碼模式，多種模式的結(jié)構(gòu)組成各有不同。包括有單、雙數(shù)據(jù)源的不同，有無差分編碼的不同，有無串并轉(zhuǎn)換模塊的不同，導(dǎo)致從數(shù)據(jù)源讀數(shù)與編碼的速率接口有多種速率，為了兼容多種模式，在此處需添加一個雙口RAM作為前后編碼數(shù)據(jù)的隔離，保證數(shù)據(jù)的無縫連接。這是第一級速率隔離分級。

（2）由于碼速率要求在200 Mb/s內(nèi)連續(xù)可變，而FPGA內(nèi)部主工作時鐘保持不變。因此，需通過DPRAM進行隔離，滿足內(nèi)部主時鐘連續(xù)向外讀數(shù)，而寫入數(shù)據(jù)在將DPRAM寫滿后將CE拉底，前一級編碼工作暫停。在DPRAM讀數(shù)端將RAM中數(shù)據(jù)讀空時，將CE拉高，前一級編碼繼續(xù)工作。這是第二級速率隔離分級。

通過隔離，使得從DPRAM中輸入數(shù)據(jù)速率固定，而它的數(shù)據(jù)輸出端速率可以連續(xù)可變。由于輸入端數(shù)據(jù)速率始終高于輸出端速率，必然存在RAM空間存滿的情況，采用調(diào)制信號數(shù)據(jù)EN有效位機制，當(dāng)空間存滿時，暫停前級運算，并保持停止的狀態(tài)，等待空間讀空，再重啟動運算。對于后一種問題，同樣可以通過隔離，將多種數(shù)據(jù)速率進行前后級的無縫連接。

FPGA多級速率隔離和分級設(shè)計原理框圖如圖5所示。

圖5 FPGA多級速率隔離和分級實現(xiàn)原理框圖

3.5 DSP接口實現(xiàn)

高速全數(shù)字衛(wèi)星信號模擬源的DSP芯片在模塊內(nèi)完成接口功能、命令解析、數(shù)據(jù)注入接口等。

DSP上電加載后，首先進行硬件的初始化，包括寄存器的初始化和中斷信號的使能；然后配置FPGA，使之工作在默認的工作模式，包括對FPGA內(nèi)部配置寄存器設(shè)置為默認值和對FPGA默認工作狀態(tài)的數(shù)據(jù)注入等。完成這些操作后進入while（1）死循環(huán)，處于等待狀態(tài)，等待中斷的發(fā)生。有兩種類型的中斷需要進行處理，其一是DSP將模塊的工作狀態(tài)向監(jiān)控界面做周期性的上報，表明當(dāng)前工作狀態(tài)；其二是DSP響應(yīng)由監(jiān)控界面下發(fā)的PCI數(shù)據(jù)中斷，將在主函數(shù)中完成包括配置命令解析或數(shù)據(jù)注入。若為配置命令，對之進行解析，得到相應(yīng)的配置參數(shù)，并置入FPGA，使模擬源工作在新的模式；若為數(shù)據(jù)注入，數(shù)據(jù)從PCI總線上得到，并置入FPGA數(shù)據(jù)源的RAM空間，此時需要對FPGA完成一次復(fù)位，保證數(shù)據(jù)不會與前面的數(shù)據(jù)重在一起。當(dāng)FPGA切換完成后將使用新注入的數(shù)據(jù)進行下一次調(diào)制。完成以上處理后DSP向監(jiān)控軟件進行狀態(tài)上報，表示已工作在新的狀態(tài)下，并回到等待狀態(tài)，等待下一次中斷發(fā)生。DSP工作流程如圖6所示。

圖6 DSP主工作流程圖

4 模擬源硬件實現(xiàn)與測試指標(biāo)

模擬源硬件實現(xiàn)局部圖如圖7所示。

圖7 模擬源硬件局部圖

對該高速全數(shù)字模擬信號源設(shè)計方案進行實際測試，實現(xiàn)的主要指標(biāo)包括以下幾個方面。

（1）寬帶實時信道模擬，可實現(xiàn)BPSK、QPSK、OQPSK、UQPSK等多種調(diào)制方式；實現(xiàn)輸出中頻頻率不低于400 MHz、碼速率不低于200 Mb/s以內(nèi)連續(xù)可變的模擬信號；實現(xiàn)NRZ－L、M、S，Biφ－L、M、S，格雷差分等多種碼型；輸出模擬信號電平動態(tài)范圍不小于50 dBm；輸出模擬信號雜散大于60 dBc。

（2）誤碼率測試性能：在200 Mb/s碼速率的情況下，測試EVM為6.5。

（3）實現(xiàn)的高斯白噪聲在幾百兆頻率范圍內(nèi)不平坦度不大于1 dB。

模擬源輸出的一種寬帶QPSK信號頻譜圖如圖8所示。

圖8 模擬源輸出頻譜

5 結(jié)束語

本文介紹的是一種高速全數(shù)字衛(wèi)星信號模擬源的平臺實現(xiàn)方案，依照軟件無線電理論所有處理均由高速ADC、DAC轉(zhuǎn)換到數(shù)字域進行處理的設(shè)計思想，在工程上成功實踐了以FPGA、高速DAC為平臺設(shè)計核心，采用全數(shù)字的方式實現(xiàn)整個編碼調(diào)制的過程，并通過高速DAC合成模擬信號的設(shè)計方法，突破了高速數(shù)字信號直接合成、實時寬帶信道模擬、超寬帶數(shù)字高斯白噪聲生成等設(shè)計技術(shù)難題，實現(xiàn)了高速并行編碼和調(diào)制、高速DA接口及高速信號完整性設(shè)計等技術(shù)，在國內(nèi)尚未見發(fā)表過的應(yīng)用，為下一步對更高速率的數(shù)據(jù)傳輸研究提供了參考。本方案已成功應(yīng)用于工程，且設(shè)計已申請國防專利。

［1］謝劍鋒，謝文楷，汪遠玲.綜合基帶全數(shù)字測試信號源［J］.電子科技大學(xué)學(xué)報，2004，33（5）：539－542.XIE Jian-feng，XIEWen-kai，WANG Yuan-ling.Reserch of All Digital Test Signal Source of Comprehensive Baseband［J］.Journalof University of Electronic Science and Technology of China，2004，33（5）：539－542.（in Chinese）

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馬力科（1982—），男，四川成都人，2007年獲工學(xué)碩士學(xué)位，現(xiàn)為工程師，主要從事通信與信號處理處理平臺及嵌入式系統(tǒng)開發(fā)工作。

MA Li-ke was born in Chengdu，Sichuan Province，in 1982.He received the M.S.degree in 2007.He is now an engineer.His research concerns communication and signal processing，embedded system development.

Email：mcdona－cn＠163.com

A High-Speed Digital Satellite Signal Simulator Platform

MA Li-ke
（Southwest China Institute of Electronic Technology，Chengdu 610036，China）

A high-speed digital satellite signal simulator solution is provided.This solution uses Field Programmable Gate Array（FPGA）and high speed Digital-Analog Convertor（DAC）as the core framework.DAC to FPGA high-speed interface design，parallel encoding and modulated design，digital white noise generation design，data rate graded design，DSP interface design technology are adopted.High-speed parallel encoding and modulation are realized.Intermediate Frequency（IF）digital signal direct synthesizion，real-time broadband channel simulation and ultra-broadband digital Gausewhite noise generation technology are practiced in project.

satellite signal simulator；high-speed DAC；high-speed digital signal direct synthesizion；digital Gausswhite noise

TN802；TN911

A

1001－893X（2013）03－0318－05

10.3969/j.issn.1001－893x.2013.03.018

2012－09－21；

2012－12－19 Received date：2012－09－21；Revised date：2012－12－19

??通訊作者：mcdona－cn＠163.com Corresponding author：mcdona－cn＠163.com