蔡才冠　劉偉儉

摘要：本文實現(xiàn)了一種能同時適用包括高清視頻信號、標(biāo)清視頻信號等多種分辨率格式信號的數(shù)字化高速傳輸?shù)碾娐废到y(tǒng)，該電路系統(tǒng)將各種輸入信號進行輸入采集數(shù)字化處理，最后通過信號發(fā)送處理單元將信號轉(zhuǎn)換為適合數(shù)字化傳輸?shù)母咚俅行盘?。該電路系統(tǒng)具有實時性好、信號無損等優(yōu)點，適用于視頻傳輸相關(guān)應(yīng)用。

關(guān)鍵詞：視頻信號；高清；標(biāo)清；高速串行傳輸

中圖分類號：TN859 文獻標(biāo)識碼：A 文章編號：1007-9599 （2013） 03-0000-02

1 引言

傳統(tǒng)的模擬視頻信號傳輸系統(tǒng)存在信號失真、易受干擾、圖像質(zhì)量不高等問題；而基于IP 網(wǎng)絡(luò)的數(shù)字化傳輸系統(tǒng)，雖然可以克服模擬視頻信號上述缺點，但其受網(wǎng)絡(luò)傳輸內(nèi)在不可靠性的影響，具有較差的實時性；基于廣播系統(tǒng)的SDI信號，具有信號質(zhì)量較高，傳輸實時性強等優(yōu)點，但其實現(xiàn)成本較高，應(yīng)用范圍有限。本文所設(shè)計的電路系統(tǒng)既能適合包括標(biāo)清、高清等所有視頻信號，也能適合計算機顯卡輸出的DVI或VGA信號等的數(shù)字化后高速串行傳輸，除了具有SDI信號的視頻信號質(zhì)量高和實時性強外，還具有信號自適應(yīng)能力等優(yōu)點。

2 系統(tǒng)總體框架

3 發(fā)送端單元的電路實現(xiàn)

發(fā)送端電路包含有采集子單元、信號發(fā)送處理子單元和CPU控制子單元。其中，CPU控制子單元利用CPU負(fù)責(zé)實現(xiàn)對采集子單元、信號發(fā)送處理子單元的控制和信息交互。

3.1 采集子單元

本子單元有2個采集通道，用于實現(xiàn)模擬視頻信號和VGA信號的采集。

通道1的信號接口為復(fù)合視頻信號（CVBS），用于采集標(biāo)清模擬視頻信號。模擬視頻信號經(jīng)過數(shù)字視頻解碼模塊（Digital Video Decoder）處理后，輸出隔行的BT.656數(shù)字視頻信號格式，再經(jīng)去隔行處理模塊（De-interlace） 得到Y(jié)UV422格式逐行視頻信號。其中，數(shù)字視頻解碼和去隔行處理可由TVP5160和SII504 兩款專用視頻處理芯片來實現(xiàn)。

通道2的信號接口為計算機顯卡輸出的VGA或DVI信號，或者DVD輸出的HDMI信號。其采集處理主要由數(shù)/模轉(zhuǎn)換芯片及TMDS解碼芯片組成，本文采用Analog Device 公司的AD9388 采集芯片來實現(xiàn)。

4 接收端單元的電路實現(xiàn)

接收端包含信號接收處理子單元和CPU控制子單元。信號接收處理子單元，利用FPGA的 SERDES 模塊對來自發(fā)送端的高速視頻流信號進行并串轉(zhuǎn)換，去8b10b，對8bit數(shù)據(jù)轉(zhuǎn)換到24bit并暫存于fifo中；最后在dataout模塊中對經(jīng)編碼的行場信息進行解碼輸出恢復(fù)出編碼前的系統(tǒng)HS、VS、DE信號以及有效圖像信號。CPU控制子單元，利用CPU實現(xiàn)對信號接收處理子單元的控制及信息交互。

5 結(jié)論

綜上所述，無論何種分辨率信號輸入，經(jīng)本文設(shè)計的視頻傳輸系統(tǒng)經(jīng)視頻處理、傳輸、還原后恢復(fù)處理后，均會在接受端恢復(fù)出格式化的視頻信號。各個分辨率信號間的區(qū)別僅在于其有效圖像的大小不同，在后端的縮放或者其他圖像本地化處理中僅對還原出的圖像有效區(qū)域進行處理。本文設(shè)計的視頻傳輸系統(tǒng)已在相關(guān)高速串行信號傳輸視訊產(chǎn)品設(shè)計中得到了實際應(yīng)用，接收還原出的視頻信號具有較強的實時性，并且視頻信號質(zhì)量上無任何損傷或退化，適合于視頻廣播、視頻點播、視頻光端機、視頻監(jiān)控室等應(yīng)用。

參考文獻：

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