高速多通道數(shù)據(jù)采集系統(tǒng)的時鐘同步設(shè)計

邱桂芬，朱擁建

（上海微波設(shè)備研究所，上海201802）

0 引 言

隨著雷達、通信技術(shù)的進步，信號朝著密集化、復雜化的方向發(fā)展，電磁環(huán)境日趨復雜，而且占用的頻譜越來越寬。采用高速多通道數(shù)據(jù)采集系統(tǒng)對接收信號進行參數(shù)估計、測量已成為目前常用的技術(shù)手段之一。

與單通道高速數(shù)據(jù)采集相比，多通道高速數(shù)據(jù)采集的最大不同之處在于其時鐘電路。單通道數(shù)據(jù)采集不存在同步的問題，而多通道數(shù)據(jù)采集則必須保證每個模數(shù)轉(zhuǎn)換器（ADC）采樣時鐘的同步性，否則如果采樣時鐘的相位有偏差則最后反映到不同通道間的數(shù)據(jù)存在一定的相位誤差。

1 系統(tǒng)需求

本系統(tǒng)要求能夠?qū)?路中心頻率為400MHz、帶寬為200MHz的中頻信號進行同步采集，系統(tǒng)的采樣頻率為550MHz。通道間的相位一致性要求小于2°，幅度一致性要求小于0.5dB。

2 方案設(shè)計

時鐘信號質(zhì)量是決定采集系統(tǒng)性能的關(guān)鍵，也是高速多通道數(shù)據(jù)同步采集的難點，設(shè)計時需要精心考慮［1］。反映時鐘質(zhì)量的指標主要有2個：相位噪聲和相位抖動。在高速、高分辨率的ADC電路中，采樣時鐘的微小抖動將大大降低ADC轉(zhuǎn)換器的信噪比，使其有效位數(shù)減小，從而影響多路ADC的同步采集。

由于4路ADC采樣時鐘高達550MHz，為了實現(xiàn)4片ADC的同時采樣，設(shè)計中對4路采樣時鐘的頻率、相位、占空比、抖動等都有很高的要求。為了減小時鐘相位的抖動和采樣時鐘的偏移，在時鐘同步的設(shè)計上采取了一系列的措施［2］。

時鐘同步電路原理框圖如圖1所示。時鐘信號經(jīng)單端轉(zhuǎn)差分芯片后進入時鐘分配芯片，再經(jīng)4片可編程時鐘延時芯片調(diào)整后作為4路ADC的采樣時鐘。

圖1 時鐘同步電路原理框圖

圖2 差分饋入和單端饋入方式下的擺動時間與均方根抖動的關(guān)系

3 電路設(shè)計

3.1 單端轉(zhuǎn)差分電路設(shè)計

ADC的時鐘信號饋入方式一般有單端和差分2種，圖2為2種饋入方式下擺動時間與均方根抖動的關(guān)系。

差分饋入方式的優(yōu)點是可以提高時鐘信號的轉(zhuǎn)換速率，降低ADC的孔徑抖動，從而提高ADC的信噪比，不過電路要復雜一些。為提高系統(tǒng)性能，ADC的采樣時鐘選用差分饋入方式，單端轉(zhuǎn)差分芯片選用美信公司的MAX9321BEUA，外圍電路圖如圖3所示。

圖3 單端轉(zhuǎn)差分電路圖

設(shè)計中需要注意的是MAX9321BEUA的輸出為低電壓偽發(fā)射極耦合邏輯（LVPECL）電平，輸出端一定要下拉1個電阻到地，否則沒有輸出。后續(xù)的電阻網(wǎng)絡(luò)是電平匹配網(wǎng)絡(luò)，可根據(jù)具體設(shè)計需要做相應(yīng)的調(diào)整。

3.2 時鐘分配電路設(shè)計

要實現(xiàn)4路ADC同時采樣，每路ADC的時鐘必須是由同一個時鐘源產(chǎn)生，因此需要一個時鐘分配芯片提供多個時鐘副本。

在本設(shè)計中時鐘分配芯片采用安森美公司的MC100EP111，這是一款低抖動的非鎖相環(huán)結(jié)構(gòu)的1：10信號扇出緩沖器，該芯片具有如下優(yōu)點：

（1）2∶1差分輸入選擇器；

（2）附加抖動在0.5GHz內(nèi)小于0.2ps；

為加大部門聯(lián)合執(zhí)法力度，廣東省水利廳和廣東省公安廳聯(lián)合印發(fā)了《廣東省水行政主管部門與公安機關(guān)執(zhí)法協(xié)作規(guī)定》，初步形成了水利與公安聯(lián)合執(zhí)法機制，并在省政法委的領(lǐng)導下，積極參與行政執(zhí)法與刑事司法銜接信息共享平臺建設(shè)，作為成員單位錄入了行政執(zhí)法基礎(chǔ)信息，按規(guī)定做好“兩法銜接”工作。此外，廣東省水利廳與廣東省環(huán)保廳聯(lián)合發(fā)文，在東江的惠州、東莞兩市先行先試，逐步推動水利和環(huán)保建立聯(lián)合執(zhí)法機制，不斷提高水政執(zhí)法效能。

（3）器件的最高工作頻率高于3GHz；

（4）典型的器件抖動85ps；

（5）通道間的歪斜小于20ps。

該電路連接方式如圖4所示。CLKINP、CLKINN這一對時鐘輸入為外部時鐘輸入，PCLKP、PCLKN為晶振所產(chǎn)生的內(nèi)部時鐘輸入，設(shè)計中通過調(diào)整（置高或置低）管腳CLK＿SEL來選擇內(nèi)外時鐘。

圖4 時鐘分配電路圖

3.3 時鐘延時電路

理想的時鐘分配輸出信號應(yīng)該完全同相，但實際上由于時鐘分配器件是一個非理想器件，因此其輸出的時鐘存在一定程度的歪斜和附加的時鐘抖動［3］。為了校準器件、制板和焊接等因素引入的時鐘誤差，在時鐘分配電路后加入了一級可編程時鐘延時芯片［4］。在本設(shè)計中選用了安森美公司的MC100EP195，這是一款可編程延遲芯片（PDC），主要用于時鐘去扭曲和延時調(diào)整。該款芯片有如下優(yōu)點：

（1）2.0ns最壞情況延遲范圍；

（2）10ps／Delay步進分辨率；

（4）1.0GHz的帶寬。

該電路連接方式如圖5所示?？赏ㄟ^撥動開關(guān)S15和S16改變輸入端D［10..0］的電平值，從而調(diào)整各路時鐘的時延。輸入端D［10..0］電平與延時量的對應(yīng)關(guān)系如表1。

實際工作時通過撥動開關(guān)S15和S16調(diào)整芯片的輸入端D［9..0］來實現(xiàn)。延時情況如表1所示。

表1 輸入端D［9..0］電平與延時量對應(yīng)關(guān)系表

4 布局布線

高速數(shù)據(jù)采集系統(tǒng)中的時鐘同步電路對器件布局和布線有較高要求，在設(shè)計中應(yīng)主要注意以下幾方面：

（1）AD時鐘線布局時不要太靠近其他高速數(shù)字源，否則會造成時鐘線上的抖動，也不要布在其他模擬區(qū)，否則會增加其他模擬區(qū)上的噪聲；

（2）時鐘分配芯片的4路輸出要等長設(shè)計，本設(shè)計中，其長度差不應(yīng)超過76.2μm，經(jīng)時鐘延時芯片后進入ADC的4路時鐘線長度差也不應(yīng)超過76.2μm；

（3）時鐘信號的布線要短而粗，進入ADC的時鐘走線越短越好，應(yīng)盡量將時鐘源緊靠ADC，以保證同一時刻4路ADC芯片時鐘輸入端的相位關(guān)系，具體實現(xiàn)可通過走蛇形線來滿足時鐘一致性。

圖5 時鐘延時電路圖

5 測試結(jié)果

本時鐘同步電路在系統(tǒng)中的應(yīng)用原理如圖6。時鐘信號經(jīng)時鐘同步電路后，分成4路分別作為4路ADC時鐘輸入，基于此設(shè)計可實現(xiàn)4路ADC的同步采集。經(jīng)測試，4路通道間的幅度一致性優(yōu)于0.5dB，相位一致性小于2°，滿足系統(tǒng)使用要求。

圖6 時鐘同步電路應(yīng)用原理圖

6 結(jié)束語

本文所述的時鐘同步電路已成功應(yīng)用于工程項目中，并已通過技術(shù)鑒定與設(shè)計定型。目前高速多通道數(shù)據(jù)采集技術(shù)仍在不斷發(fā)展中，在多通道同步方面，若能進一步降低時鐘的抖動，通道間的一致性會更好。

［1］張雪萍，童子權(quán)，任麗軍.高速采集系統(tǒng)中時鐘的設(shè)計［J］.國外電子測量技術(shù)，2006（9）：25－9.

［2］童子權(quán).1GHz高速數(shù)據(jù)采集時鐘系統(tǒng)的設(shè)計［J］.哈爾濱理工大學學報，2007（6）：12－3.

［3］張福洪，楊小梅，欒慎吉.基于AD9516的寬帶高動態(tài)數(shù)字中頻系統(tǒng)采樣時鐘設(shè)計與應(yīng)用［J］.電子器件，2009（12）：32－6.

［4］王和國，張玉靜，劉書明.基于AD9516的高速四通道時間交叉采樣時鐘的設(shè)計［J］.國外電子元器件，2008（6）：7－9.