朱 蕾,周 強,譚 笑

(解放軍總參謀部第六十三研究所,江蘇 南京 210007)

射頻功率放大器是無線通信系統(tǒng)的重要組成部分，它是決定發(fā)信機輸出信號的質量和工作效率的主要因素。為了保證放大信號的線性性能，傳統(tǒng)的模擬功放須工作在線性區(qū)域，這使得電源使用效率低，而基于△∑調制器(DSM)的數(shù)字功放將數(shù)字信號轉換成脈沖信號，驅動器件使其工作在開關狀態(tài)，從而能大大提高功放的放大效率。由于DSM采用過采樣技術，對系統(tǒng)速率要求較高，所以一直以來僅在數(shù)字音頻等低頻功放中得到應用。但近年來，隨著數(shù)字信號處理器集成水平和速度的提高，數(shù)字功放也逐漸向寬帶和高頻應用領域發(fā)展。本文給出了一種基于多比特帶通△∑調制(BPDSM)的射頻數(shù)字功放結構。

1 基于多比特BPDSM的數(shù)字功放原理

基于多比特BPDSM的數(shù)字功放結構框圖如圖1所示。

圖1 數(shù)字功放結構框圖

輸入射頻信號經(jīng)過帶通△∑調制后，輸出包含射頻信號頻譜信息的脈沖信號，該信號驅動由多個開關功放單元組合而成的多電平開關電路實現(xiàn)高效放大，放大后的脈沖功率信號由帶通濾波恢復為射頻功率信號[1-2]。

圖1中數(shù)字功放放大過程中各節(jié)點 (A、B、C、D)的信號頻譜如圖2所示。

2 多比特BPDSM的設計

△∑調制器的原理[3]框圖如圖3所示。

其中，Hu(z)為信號傳遞函數(shù)(STF)，He(z)為噪聲傳遞函數(shù)(NTF)。

圖2 數(shù)字功放各節(jié)點對應的信號頻譜

圖3 Σ△調制器原理框圖

DSM首先基于過采樣技術降低量化噪聲e(n)，在此基礎上，通過噪聲傳遞函數(shù)NTF進一步抑制信號帶內的量化噪聲，該過程稱為噪聲整形。從圖2(b)、(c)中可以看出，噪聲整形的過程將量化噪聲從帶內推向了帶外，使得可以通過帶通濾波器衰減帶外噪聲，將信號恢復。

由式(1)可知，DSM的設計主要是 NTF和 STF的設計，其設計方法許多文獻都詳細介紹過，本文不再贅述。按照參考文獻[3-4]中的方法,本文設計一個中心頻率為30 MHz、帶寬為 5 MHz的 2 bit 4階 BPDSM，其 STF為 1，NTF為：

以-1 dBFS幅度的單音信號為輸入，通過Matlab仿真得到2 bit 4階BPDSM的輸出信號頻譜如圖4所示。

從圖4中可以看出，帶內噪聲抑制達到70 dBc，帶外噪聲在-40 dBc以下。

圖4 4階2 bit BPDSM的仿真頻譜

DSM的FPGA實現(xiàn)有多種結構，最常用的有CIFB、CRFB、CIFF等，本系統(tǒng)采用圖5所示CRFB(Cascade of Resonators with Distributed Feedback)結構。

圖5 BPDSM實現(xiàn)結構

該結構的狀態(tài)矩陣為：

由式（2）和式（3），通過狀態(tài)矩陣的變換，可得到結構中的參數(shù) a、b和 g。

在2 bit 4階BPDSM的FPGA實現(xiàn)過程中，由于圖5所示的結構中有較多的反饋支路，兩個寄存器間的最長路徑要執(zhí)行三個加法、兩個乘法和一個量化判決運算，這導致關鍵路徑延時過大,系統(tǒng)性能無法達到設計要求。為此，本文綜合采用流水線、超前計算和重定時技術[5-6]，將圖5所示的經(jīng)典CRFB結構，改進為圖6所示結構。

改進后的結構中，最長路徑需要執(zhí)行的運算減少為兩個加法、一個乘法和一個判決。由于輸出v(n)只有2 bit共4種取值，因此可以將反饋支路的所有乘法運算結果預存于FPGA中，這樣判決后只需進行選擇，而不需進行乘法運算，可進一步減小關鍵路徑時延。

改進后 BPDSM的FPGA最高運行速度達到200 MHz，滿足設計要求。

3 多電平開關電路的設計

輸入信號經(jīng)過BPDSM后轉換為多電平脈沖信號，因而不能直接驅動開關功放。

圖6 改進后的BPDSM實現(xiàn)結構

為此，本文采用圖7中的多電平開關功放電路實現(xiàn)對多比特調制信號的高效開關放大。

圖7 多電平開關功放電路

如圖7所示，該電路以具有獨立電源的電壓型開關功放[7]為基本單元，通過N個功放單元組合。每個功放單元可輸出+Vi、-Vi共兩個電平(i=1、2…N)，各單元的電源電壓按二進制進行配置，即Vi=2Vi+1。按照一定的控制邏輯對N個單元的輸出電平進行組合，可實現(xiàn)2N電平信號的輸出，從而滿足N比特Δ Σ調制信號的放大需求。

由于多電平開關功放采用二進制電源電壓配置，單元1的電源電壓為單元2的兩倍，因而能輸出+3/2VDD、+VDD、-VDD、-3/2VDD4個電平， 分別對應 BPDSM的 2 bit輸出信號的 4個狀態(tài)量 11、10、01、00,如表1所示。

表1 四電平開關功放控制邏輯

4 數(shù)字功放性能測試

BPDSM調制在FPGA中實現(xiàn)。本文以Altera公司StratixII系列EP2S60F672C3芯片為硬件平臺，其所耗資源和性能如表2所示。

表2 2 bit 4階BPDSM占用資源表

以30 MHz單音信號輸入，BPDSM的輸出頻譜如圖8所示。

對比圖4和圖8，F(xiàn)PGA輸出頻譜與設計的△∑調制器輸出特征相符，輸出信號頻率為30 MHz，帶內量化噪聲被大量抑制，可達到70 dB以上，同時帶外噪聲抑制在40 dB以上，達到設計要求。

圖8 2 bit 4階BPDSM的FPGA實現(xiàn)頻譜

圖9是經(jīng)過開關放大和帶通濾波后的輸出信號頻譜，輸出信號功率約10 W(圖中顯示是測試時經(jīng)過了30 dB衰減的結果)。

圖9 開關放大并帶通濾波后輸出信號頻譜

與BPDSM輸出信號頻譜相比，濾波后信號帶外噪聲被顯著抑制，但帶內噪聲有所增加。這是由于系統(tǒng)中多電平開關功放電路由分立器件實現(xiàn)，元件的寄生參數(shù)和變壓器的性能限制所致。

線性是功放的另外一個重要指標,圖10給出了雙音間隔200 kHz輸入時的輸出信號頻譜。從圖中可以看出,三階互調達到-57 dBc。

圖10 放大并濾波后的輸出雙音信號頻譜

表3給出了數(shù)字功放系統(tǒng)的基本性能指標，可以看出，數(shù)字功放的綜合性能優(yōu)于傳統(tǒng)模擬功放，效率和線性都得到了大幅度提高。

表3 數(shù)字功放系統(tǒng)性能

本文介紹了基于多比特帶通△Σ調制器的數(shù)字功放原理及結構，并給出了多比特帶通△Σ調制器和多電平開關功放電路的設計實現(xiàn)方法，最后，利用FPGA器件和分立元件實現(xiàn)了30 MHz 10 W數(shù)字功放，系統(tǒng)效率達到60%以上。

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