河北科技大學(xué) 信息科學(xué)與工程學(xué)院 聶琳靜 陳國通 呂翠改

石家莊市晶禾科技有限公司研發(fā)中心 成傳湘

一、引言

抗干擾天線系統(tǒng)原理框圖如圖1所示，通過處于空間一定位置的四路獨(dú)立的天線陣子單元接收射頻信號，四路獨(dú)立的接受下變頻鏈路將射頻信號變成四路獨(dú)立的模擬中頻；然后將四路模擬中頻信號同時(shí)輸入到信號處理單元，信號處理單元根據(jù)各路信號相位、幅度、時(shí)延等關(guān)系運(yùn)用數(shù)字技術(shù)消除干擾信號、留下有用信號，以數(shù)字中頻形式輸出給上變頻單元；上變頻單元將經(jīng)過干擾處理后的信號還原到常規(guī)接收機(jī)射頻信號。從而代替普通接收機(jī)的天線，實(shí)現(xiàn)抗干擾功能。

二、采樣頻率的計(jì)算

需要根據(jù)所要處理信號的頻率、帶寬選擇合適的采樣頻率、及合適的模數(shù)轉(zhuǎn)換器件。

系統(tǒng)的輸入信號中頻為46.52MHz，帶寬為20.46MHz的帶通信號，若按Nyquist采樣定理，采樣后的數(shù)字信號將高達(dá)93MHz以上，這樣高的采樣頻率與20.46MHz的帶寬相比顯然不合理，同時(shí)后繼處理的速度也無法滿足。因此，在本工程中對中頻信號的采樣使用的是帶通采樣。

帶通采樣定理：設(shè)一個(gè)頻率帶限信號x(t)，其頻帶范圍在（fL,fH）內(nèi)，帶寬B=fH－fL，則其最低必需的采樣速率fS應(yīng)滿足

式中，n是小于fL/B的最大整數(shù)，即等于fL/B值的整數(shù)部分。還可進(jìn)一步使各邊帶之間的間隔相等，從而求出所需的采樣頻率 ，要使各邊帶之間的間隔相等，需滿足下式：

根據(jù)上式，取n=1，可計(jì)算采樣頻率為62MHz。因此A/D的采樣時(shí)鐘選為62MHz，同時(shí)板上時(shí)鐘也為62MHz。此時(shí)鐘可以由外部直接提供，也可以由其他頻率的晶振經(jīng)FPGA中的鎖相環(huán)產(chǎn)生。但是由FPGA中的鎖相環(huán)提供會占用FPGA資源。且經(jīng)過鎖相環(huán)的時(shí)鐘信號會產(chǎn)生鑒相泄露。

三、時(shí)鐘電路

圖2 差分時(shí)鐘信號

AD9246芯片在采樣時(shí)鐘信號CLK+的上升沿對信號進(jìn)行采樣，而時(shí)鐘信號不是理想的垂直上升沿。而采用圖2所示的差分時(shí)鐘信號可以有效的降低時(shí)鐘的相位噪聲，從而降低系統(tǒng)噪聲、減少碼間干擾。時(shí)鐘電路見圖3。

經(jīng)FPGA產(chǎn)生的時(shí)鐘信號ADC-CLOCKA再經(jīng)過差分驅(qū)動(dòng)器FIN1027轉(zhuǎn)換為差分信號，差分信號分別串聯(lián)一個(gè)0.1μ電容達(dá)到隔直流的作用，再并聯(lián)100Ω阻抗匹配電阻輸入至CLK+和CLK-兩端。

四、A/D的選擇

在中頻數(shù)字化中ADC是其重要的組成部分。選擇最高分辨率或高采樣速率的模數(shù)轉(zhuǎn)換器（ADC）通常不能完全滿足中頻（IF）采樣體系結(jié)構(gòu)ADC對性能的要求。適合IF采樣應(yīng)用的ADC必須支持高輸入頻率同時(shí)還要保證足夠高的信噪比（SNR）、無雜散動(dòng)態(tài)范圍（SFDR）和信噪比（SNR）性能。

在要處理的北斗信號中，干擾、噪聲、有用信號幅值間，干擾信號（G）幅值最大，其次是噪聲信號（Z），有用信號（X）淹沒于噪聲信號中。X信號為－133dBm，干擾信號G達(dá)到－63dBm。信噪比為－70dB。AD轉(zhuǎn)換動(dòng)態(tài)范圍必須大于等于70dB。這就要求AD至少為12位，且接收的信號為擴(kuò)頻信號，要留出兩位用以識別擴(kuò)頻碼，所以要選的AD至少為14位。

由式（1）、式（2）計(jì)算的采樣速率，所選擇的A/D轉(zhuǎn)換速率必須在62M以上。根據(jù)以上性能指標(biāo)，設(shè)計(jì)中選擇AD9246作為中頻模數(shù)轉(zhuǎn)換芯片。

AD9246是一款單芯片、14位、80Msps/105Msps/125Msps ADC，采用1.8V單電源供電，內(nèi)置一個(gè)高性能采樣保持放大器（SHA）和片內(nèi)基準(zhǔn)電壓源。AD9246除了在70MHz的輸入頻率下能提供85dBC的SFDR，還在280MHz輸入頻率下提供75dBC的SFDR和70.2dB的SNR。AD9246的高速IF采樣和高采樣速率特性完全符合系統(tǒng)的性能指標(biāo)。

五、采樣電路及數(shù)據(jù)存儲

1. 采樣電路設(shè)計(jì)

同多數(shù)高速高動(dòng)態(tài)的ADC一樣，AD9246芯片的輸入端采用差分信號輸入，采用差分輸入能夠抑制來自電源和外部其他電路的共模噪聲，抵消偶次諧波；其次每個(gè)差分輸入所需電壓擺幅僅為單端輸入時(shí)的50%，可以降低對電源的要求。由于輸入的是單端模擬信號，因此設(shè)計(jì)單端轉(zhuǎn)差分電路來完成信號的轉(zhuǎn)換。用AD8138作為前端電路原理圖如圖4所示。

AD9246芯片完成模數(shù)轉(zhuǎn)換處理；FPGA完成控制AD9246及其數(shù)據(jù)的緩沖、轉(zhuǎn)換及傳遞。

2. 數(shù)據(jù)的接收及存儲

要對信號進(jìn)行處理會涉及到DMA傳輸，對數(shù)據(jù)進(jìn)行DMA傳輸時(shí)需要對DMA讀寫寄存器進(jìn)行重新的配置、等待等，因此表現(xiàn)在數(shù)據(jù)流上是不連續(xù)的，斷續(xù)的時(shí)間長度約幾十毫秒以內(nèi)，對于AD采樣等連續(xù)的設(shè)計(jì)而言需要對數(shù)據(jù)流進(jìn)行緩存，SDRAM具有容量大，價(jià)格便宜等優(yōu)點(diǎn)，因此選用SDRAM進(jìn)行緩存，但它也有缺點(diǎn)，比如時(shí)序控制相對復(fù)雜，需要額外刷新等操作等，刷新讓數(shù)據(jù)流也表現(xiàn)出不連續(xù)，但可以通過FPGA內(nèi)部做一個(gè)小容量的FIFO來解決。FIFO的大小由所選SDRAM的容量來決定。

六、結(jié)束語

本文概述了四陣元抗干擾天線的功能，著重介紹了AD在整個(gè)系統(tǒng)中的應(yīng)用及AD電路的設(shè)計(jì)。本設(shè)計(jì)中采用14位的高速模數(shù)轉(zhuǎn)換器AD9246，保證了高速信號的高速率、高精度轉(zhuǎn)換。數(shù)字信號不同于模擬信號，是不連續(xù)的，要對其進(jìn)行處理傳輸必須選擇合適的存儲方式。模擬輸入信號及時(shí)鐘都采用差分輸入提高了整個(gè)系統(tǒng)的抗干擾性能。

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