董理濛+李勇

摘 要： 為了對(duì)某型無(wú)線電羅盤(pán)系統(tǒng)的性能進(jìn)行調(diào)試與維護(hù)，提出了一種基于軟件無(wú)線電思想的羅盤(pán)激勵(lì)器的設(shè)計(jì)方案。對(duì)羅盤(pán)信號(hào)的結(jié)構(gòu)和特點(diǎn)進(jìn)行了分析，并重點(diǎn)對(duì)羅盤(pán)激勵(lì)器的硬件和軟件設(shè)計(jì)進(jìn)行了介紹。系統(tǒng)硬件采用FPGA+DSP的方案，能夠?qū)崿F(xiàn)高速的運(yùn)算和處理。軟件部分則以DDS技術(shù)為核心，并通過(guò)調(diào)用FPGA的各種IP Core實(shí)現(xiàn)對(duì)羅盤(pán)信號(hào)的模擬輸出。經(jīng)過(guò)測(cè)試，采用該方案的羅盤(pán)激勵(lì)器系統(tǒng)工作穩(wěn)定，輸出精度高，達(dá)到了各項(xiàng)指標(biāo)的要求。

關(guān)鍵字： 軟件無(wú)線電； 羅盤(pán)激勵(lì)器； FPGA+DSP； DDS； IP Core

中圖分類(lèi)號(hào)： TN965.3?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）03?0038?04

Design of compass actuator system based on software radio

DONG Li?meng， LI Yong

（School of Electronic and Information， Northwestern Polytechnical University， Xian 710072， China）

Abstract： To maintain and debug a certain type of radio compass system， a design method of compass actuator is proposed， which is based on the thought of software radio. The structure and characteristics of the compass signals are analyzed， and the hardware and software design of the compass actuator are focused on. The FPGA and DSP are used in hardware system， which could achieve high speed computing and processing. The software uses Direct Digital Synthesis （DDS） technology， and realizes the analog output of compass signals by applying various IP Core of FPGA. Through the test， it is proved that the compass actuator based on the program is stable and the output accuracy is high， the various standards reach the requirment.

Keywords： software defined radio； compass actuator； FPGA+DSP； DDS； IP Core

0 引 言

羅盤(pán)激勵(lì)器是用于測(cè)試和修復(fù)機(jī)載無(wú)線電羅盤(pán)系統(tǒng)的設(shè)備。通過(guò)模擬組合天線輸出的導(dǎo)航信號(hào)，并將其輸送給羅盤(pán)接收機(jī)，從而實(shí)現(xiàn)對(duì)無(wú)線電羅盤(pán)導(dǎo)航靈敏度以及系統(tǒng)工作穩(wěn)定性的改善功能[1]。隨著無(wú)線電羅盤(pán)在飛機(jī)導(dǎo)航中的大量應(yīng)用，為保證羅盤(pán)的正常工作，羅盤(pán)激勵(lì)器在無(wú)線電羅盤(pán)系統(tǒng)的生產(chǎn)與維護(hù)中發(fā)揮著極其重要的作用。

直接數(shù)字合成技術(shù)（Direct Digital Synthesis，DDS），在羅盤(pán)激勵(lì)器的設(shè)計(jì)中有很高的應(yīng)用價(jià)值。目前主要采用通過(guò)單片機(jī)控制DDS芯片，再送給外圍控制、濾波電路來(lái)模擬羅盤(pán)信號(hào)的方法，但是該方法對(duì)DDS硬件的依賴(lài)性較大，且單片機(jī)工作速率低，抗干擾能力較差，使系統(tǒng)的靈活性及工作穩(wěn)定性有所不足。為了改善這一問(wèn)題，采用軟件無(wú)線電的理論，設(shè)計(jì)并實(shí)現(xiàn)了一種基于FPGA+DSP的硬件方案，重點(diǎn)通過(guò)軟件設(shè)計(jì)實(shí)現(xiàn)了對(duì)羅盤(pán)信號(hào)的模擬功能。

1 軟件無(wú)線電思想及無(wú)線電羅盤(pán)結(jié)構(gòu)

軟件無(wú)線電（Software Defined Radio，SDR）是一種無(wú)線電廣播通信技術(shù)，其基本思想是以一個(gè)固定的硬件平臺(tái)作為基礎(chǔ)，通過(guò)軟件來(lái)實(shí)現(xiàn)無(wú)線電臺(tái)的各項(xiàng)功能，也就是說(shuō)，將A/D和D/A盡量的靠近天線，利用軟件來(lái)替代硬件實(shí)現(xiàn)通信的各種功能，使系統(tǒng)具有模塊化、靈活性以及可重構(gòu)性的特點(diǎn)[2]。軟件無(wú)線電思想的提出，使設(shè)備的通信功能對(duì)硬件的依賴(lài)性發(fā)生改變，實(shí)現(xiàn)了從模擬通信到數(shù)字通信后的第三次革命。

無(wú)線電羅盤(pán)是一種機(jī)載的導(dǎo)航設(shè)備。它通過(guò)組合天線接收地面導(dǎo)航臺(tái)發(fā)射的中波信號(hào)，并從中解析出飛機(jī)縱軸相對(duì)于導(dǎo)航臺(tái)的方位角信息，從而實(shí)現(xiàn)對(duì)飛機(jī)的正確導(dǎo)航。目前大多數(shù)無(wú)線電羅盤(pán)系統(tǒng)主要由接收機(jī)、控制臺(tái)、方位指示器以及組合天線構(gòu)成，其中接收機(jī)用于產(chǎn)生調(diào)幅羅盤(pán)信號(hào)，控制盒用于轉(zhuǎn)換系統(tǒng)的工作狀態(tài)，方位指示器用于指示飛機(jī)、電臺(tái)的方位等[3]。組合天線是由兩個(gè)環(huán)形天線和一個(gè)垂直天線構(gòu)成，其中的兩個(gè)環(huán)形天線分別叫作橫向天線和縱向天線。環(huán)形天線是一種方向性的天線，其方向性是在水平面以環(huán)形天線為中心的“8”字圖形，在垂直面沒(méi)有方向性。而垂直天線則是一種無(wú)方向性天線。將環(huán)形天線和垂直天線組合后其方向性圖是一種“心”形圖形，具有單值定向的特性[4]，利用這一特性可以實(shí)現(xiàn)對(duì)飛機(jī)方位的精確導(dǎo)航。

2 組合天線信號(hào)的模型

根據(jù)組合天線的結(jié)構(gòu)，羅盤(pán)接收機(jī)輸入的羅盤(pán)信號(hào)是一個(gè)高頻調(diào)幅信號(hào)，該信號(hào)的參考模型如下式所示：

[A{1+mcos（Ωt-θ）+Va}cosωct] （1）

式中：[ωc]為載波角頻率；[m]為調(diào)幅系數(shù)；[A]為調(diào)幅信號(hào)載波的振幅；[Ω]為低頻信號(hào)的頻率；[Va]為摩爾斯碼音頻調(diào)制信號(hào)，是由導(dǎo)航臺(tái)發(fā)出的辨識(shí)信號(hào)；[θ]是飛機(jī)相對(duì)方位角信息?，F(xiàn)將式（1）展開(kāi)：

[Acosωct+Amcos（Ωt-θ）cosωct+AVacosωct] （2）

其中，[AVacosωct]為無(wú)方向性垂直天線的輸出信號(hào)，即音頻調(diào)制信號(hào)，而具有方向性的環(huán)形天線輸出的信號(hào)為：

[Amcos（Ωt-θ）cosωct] （3）

將式（3）展開(kāi)得：

[Am（cosθcosωctcosΩt+sinθcosωctsinΩt）] （4）

則[cosθcosωct]為橫向環(huán)形線圈的輸出信號(hào)，[sinθcosωct]為縱向環(huán)形線圈的輸出信號(hào)[5?6]；[sinΩt]和[cosΩt]為輸入的兩路低頻正交信號(hào)，飛機(jī)的方位角信息就包含在低頻信號(hào)的相位中。

3 DDS原理及使用

DDS是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)，最早由Joseph Tierney等三人于1971年提出，其原理框圖如圖1所示。

圖1 DDS基本原理框圖

DDS的工作原理為：在參考時(shí)鐘的控制下，相位累加器對(duì)頻率控制字在每個(gè)時(shí)鐘作用下進(jìn)行線性累加，得到的相位碼對(duì)波形存儲(chǔ)器進(jìn)行尋址，使之輸出相應(yīng)的幅度碼，再通過(guò)D/A轉(zhuǎn)換器以及低通濾波器得到所需頻率的平滑、連續(xù)的正、余弦波形。與傳統(tǒng)的頻率合成器件相比，DDS是全數(shù)字化實(shí)現(xiàn)，具有高分辨率、高轉(zhuǎn)換速率、較大輸出相對(duì)帶寬等特點(diǎn)，而且便于集成。隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展，DDS廣泛使用在電子領(lǐng)域，成為一種必不可少的技術(shù)[7?8]。

DDS可以通過(guò)專(zhuān)用的DDS芯片來(lái)實(shí)現(xiàn)，如美國(guó) AD公司生產(chǎn)的AD985X系列芯片，可以產(chǎn)生高分辨率、高穩(wěn)定度的信號(hào)波形。另外，利用FPGA也可以實(shí)現(xiàn)DDS的功能，一種是通過(guò)編寫(xiě)DDS程序代碼來(lái)實(shí)現(xiàn)，另一種是通過(guò)調(diào)用已經(jīng)封裝好的DDS IP Core核來(lái)實(shí)現(xiàn)。目前大多數(shù)采用調(diào)用IP Core的方法來(lái)實(shí)現(xiàn)DDS功能，因?yàn)樗鼰o(wú)需編寫(xiě)代碼，只需要對(duì)其接口進(jìn)行配置后就能使用[9]。Xilinx公司為FPGA提供了預(yù)先設(shè)計(jì)好，并經(jīng)過(guò)嚴(yán)格測(cè)試和優(yōu)化過(guò)的IP Core，用戶通過(guò)對(duì)Core的接口參數(shù)進(jìn)行配置后就可以直接調(diào)用這些模塊，這樣節(jié)省了開(kāi)發(fā)時(shí)間以及FPGA的邏輯資源，提高了設(shè)計(jì)效率。

4 羅盤(pán)激勵(lì)器的設(shè)計(jì)

4.1 硬件設(shè)計(jì)

基于軟件無(wú)線電的羅盤(pán)激勵(lì)器硬件部分主要由電源電路、A/D轉(zhuǎn)換電路、時(shí)鐘電路、RS 232接口電路、FPGA和DSP電路、D/A轉(zhuǎn)換電路以及濾波放大電路構(gòu)成，其原理框圖如圖2所示。

圖2 硬件原理框圖

FPGA芯片采用Xilinx公司的Virtex?5系列XC5VLX50，它采用了60 nm級(jí)工藝，最高工作時(shí)鐘能達(dá)到550 MHz，并內(nèi)置多個(gè)25×18位的乘法器[10]，具有很高的運(yùn)算能力。在設(shè)計(jì)中為FPGA外接PROM芯片XCF04S，它具有4 Mb存儲(chǔ)空間，負(fù)責(zé)為FPGA進(jìn)行動(dòng)態(tài)加載。DSP芯片采用TI公司的C55X系列定點(diǎn)TMS320VC5509，最高工作頻率可達(dá)到144 MHz，并為其外接FLASH芯片。DSP的地址總線、數(shù)據(jù)總線和DSP復(fù)位、DSP讀寫(xiě)、DSP時(shí)鐘等引腳都與FPGA的I/O口相連[11]，利用FPGA實(shí)現(xiàn)對(duì)DSP的控制，其他未使用的FPGA引腳均以懸空處理。

A/D部分采用ADI公司的AD9218芯片，具有兩路輸入以及10位的輸出，負(fù)責(zé)對(duì)輸入的兩路正交低頻信號(hào)進(jìn)行模/數(shù)轉(zhuǎn)換。D/A部分采用ADI公司單通道電流輸出型10位芯片AD9760，更新頻率為120 MSPS，負(fù)責(zé)對(duì)FPGA合成的數(shù)字化羅盤(pán)激勵(lì)信號(hào)進(jìn)行數(shù)/模轉(zhuǎn)換。RS 232接口電路負(fù)責(zé)上位機(jī)與FPGA之間的通信，濾波放大電路負(fù)責(zé)對(duì)羅盤(pán)信號(hào)進(jìn)行低通濾波及放大處理，時(shí)鐘電路為FPGA提供外部時(shí)鐘40 MHz。

4.2 軟件設(shè)計(jì)

4.2.1 FPGA軟件設(shè)計(jì)

FPGA是軟件設(shè)計(jì)的核心部分，系統(tǒng)的大多數(shù)任務(wù)都是由FPGA來(lái)完成，主要實(shí)現(xiàn)與上位機(jī)和DSP的數(shù)據(jù)通信，對(duì)外圍電路的控制以及合成羅盤(pán)信號(hào)的功能。該部分軟件設(shè)計(jì)采用Verilog HDL語(yǔ)言，具有模塊化的特點(diǎn)，其結(jié)構(gòu)框圖如圖3所示。

圖3 FPGA軟件結(jié)構(gòu)框圖

A/D模塊負(fù)責(zé)對(duì)A/D芯片的控制以及對(duì)兩路正交低頻數(shù)字化信號(hào)的鎖存。RS 232模塊負(fù)責(zé)接收上位機(jī)的串行指令，再通過(guò)數(shù)據(jù)總線將該指令傳給DSP芯片。Morse生成器用于產(chǎn)生具有周期性的音頻基帶信號(hào)，再與音頻載波進(jìn)行乘法運(yùn)算形成調(diào)制信號(hào)。分頻器用于給系統(tǒng)其他模塊提供特定的時(shí)鐘頻率，信號(hào)合成模塊用于將低頻信號(hào)、音頻調(diào)制信號(hào)以及載波信號(hào)利用乘、加法運(yùn)算合成羅盤(pán)激勵(lì)信號(hào)。D/A模塊負(fù)責(zé)對(duì)D/A芯片的控制，并且將信號(hào)合成模塊輸出的數(shù)字化羅盤(pán)信號(hào)經(jīng)處理后發(fā)給D/A芯片。

設(shè)計(jì)中使用了多種IP Core，包括時(shí)鐘管理DCM、雙口RAM、DDS、查找表以及多個(gè)乘法器。其中DCM負(fù)責(zé)將輸入的外部時(shí)鐘信號(hào)進(jìn)行鎖相和倍頻，為A/D芯片和D/A芯片提供工作時(shí)鐘。雙口RAM采用先寫(xiě)后讀的模式，將DSP回傳給FPGA的羅盤(pán)信號(hào)指令參數(shù)進(jìn)行讀操作，再寫(xiě)給信號(hào)合成模塊。DDS、查找表以及乘法器主要用于合成羅盤(pán)信號(hào)，其中 DDS IP Core一共有兩個(gè)，一個(gè)用于合成具有單值頻率的音頻載波，另一個(gè)用于合成具有變化頻率的調(diào)幅載波，其頻率控制字在上位機(jī)的控制下變化。

在配置DDS的IP Core參數(shù)時(shí)，頻率控制字的配置是最為關(guān)鍵的地方。根據(jù)Xilinx公司的說(shuō)明要求[12]，如果已知時(shí)鐘為[fclk，]輸出信號(hào)頻率為[fout，]輸出信號(hào)頻率分辨率為[Δf]，則輸入端口的頻率控制字位數(shù)[Bθ（n）]為：

[Bθ（n）=log2fclkΔf] （5）

則DDS控制字的值[Δθ]為：

[Δθ=fout?2Bθ（n）fclk] （6）

說(shuō)明在輸入時(shí)鐘和頻率分辨率不變的情況下，若改變DDS輸出信號(hào)的頻率，只需改變頻率控制字就能得到不同頻率的輸出信號(hào)。

另外，含有飛機(jī)方位角信息的低頻信號(hào)是模擬羅盤(pán)信號(hào)的關(guān)鍵，根據(jù)數(shù)學(xué)表達(dá)式：

[cos（Ωt-θ）=cosΩtcosθ+sinΩtsinθ] （7）

該信號(hào)合成的過(guò)程為：當(dāng)雙口RAM讀完DSP發(fā)送的指令后，將調(diào)幅載波頻率所對(duì)應(yīng)的控制字發(fā)送給DDS模塊產(chǎn)生[cosωct]，將方位角度的控制字發(fā)送給查找表模塊并產(chǎn)生[cosθ]和[sinθ，]再利用乘、加運(yùn)算合成具有方位信息的低頻信號(hào)。

4.2.2 DSP軟件設(shè)計(jì)

DSP軟件作為輔助部分，主要用于接收來(lái)自FPGA的指令，并對(duì)其進(jìn)行解析再轉(zhuǎn)化為控制字以及其他參數(shù)，回送給FPGA執(zhí)行，從而實(shí)現(xiàn)了FPGA與DSP之間的數(shù)據(jù)交換。其程序的基本流圖如圖4所示。

圖4 DSP軟件流程圖

DSP在上電后首先要進(jìn)行鎖相環(huán)、EMIF以及中斷等各種寄存器的初始化，然后進(jìn)入主循環(huán)。當(dāng)FPGA向DSP發(fā)送指令時(shí)，DSP通過(guò)中斷服務(wù)程序按字節(jié)接收指令，并按照數(shù)據(jù)協(xié)議的規(guī)定，利用校驗(yàn)?zāi)K判斷指令的正確性，如果指令錯(cuò)誤，則將該指令丟掉，回到初始化狀態(tài)，如果指令正確，則對(duì)其進(jìn)行解析，并將對(duì)應(yīng)的頻率和角度的控制字以及射頻、模式和調(diào)幅指數(shù)的信息發(fā)送給FPGA。當(dāng)指令發(fā)送完畢后程序再回到初始狀態(tài)。

5 測(cè)試結(jié)果及系統(tǒng)性能指標(biāo)

在經(jīng)過(guò)硬件調(diào)試以及軟件編寫(xiě)后，通過(guò)JTAG仿真器將軟件下載到硬件板上，并且將系統(tǒng)232接口與計(jì)算機(jī)連接對(duì)其進(jìn)行控制。利用Agilent MSO6012A型示波器對(duì)輸出信號(hào)進(jìn)行了測(cè)試，在此給出音頻信號(hào)以及羅盤(pán)信號(hào)的波形結(jié)果，如圖5，圖6所示。

圖5 音頻調(diào)制信號(hào)波形

圖6 羅盤(pán)激勵(lì)信號(hào)波形

系統(tǒng)為輸出設(shè)計(jì)了兩種模式，一個(gè)為音頻輸出模式，即只有垂直天線的輸出信號(hào)，一個(gè)為羅盤(pán)輸出模式，即組合天線的輸出信號(hào)。圖5是摩爾斯音頻調(diào)制信號(hào)波形，摩爾斯碼基帶頻率為10 Hz，DDS產(chǎn)生的音頻載波頻率為1 020 Hz，輸出峰?峰幅值為515 mV。圖6為羅盤(pán)信號(hào)波形，其中低頻信號(hào)頻率為90 Hz，峰?峰值為1.5 V，并且方位角度為0°，調(diào)制頻率為190 kHz，輸出結(jié)果符合了羅盤(pán)天線信號(hào)的模型要求。

通過(guò)對(duì)系統(tǒng)的性能以及功能進(jìn)行了測(cè)試，結(jié)果達(dá)到各項(xiàng)指標(biāo)的設(shè)計(jì)要求，其主要技術(shù)指標(biāo)如下：

（1） 頻率范圍：190～2 094 kHz，步進(jìn)1 kHz。

（2） 角度范圍：0～359°，步進(jìn)1°。

（3） RF輸出阻抗：50 Ω。

（4） 輸入信號(hào)頻率：70～100 Hz，幅度：[Vpp=]1～15 V。

（5） 穩(wěn)定工作時(shí)間：≥12 h。

（6） 輸出信號(hào)功率：-30 dBm±-3 dB。

（7） 方位角輸出精度：≤±0.5°。

6 結(jié) 語(yǔ)

本文對(duì)組合天線的信號(hào)模型以及DDS原理進(jìn)行了簡(jiǎn)述，并重點(diǎn)介紹了羅盤(pán)激勵(lì)器系統(tǒng)硬件和軟件的設(shè)計(jì)方案。系統(tǒng)具有程控接口，通過(guò)上位機(jī)的控制，實(shí)現(xiàn)了對(duì)全頻段、全方位角度的羅盤(pán)信號(hào)的連續(xù)模擬，并達(dá)到了各項(xiàng)指標(biāo)的要求。由于不同廠家生產(chǎn)的組合天線型號(hào)、種類(lèi)居多，其規(guī)定的羅盤(pán)信號(hào)模型也有所區(qū)別，所以該方案在指標(biāo)允許的情況下，只需重新設(shè)計(jì)系統(tǒng)軟件，從而完成對(duì)輸出羅盤(pán)信號(hào)的改變，這樣大大節(jié)約了硬件成本以及研發(fā)時(shí)間，體現(xiàn)了軟件無(wú)線電靈活、可重構(gòu)的特點(diǎn)，在工程中具有一定的應(yīng)用價(jià)值。

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[Bθ（n）=log2fclkΔf] （5）

則DDS控制字的值[Δθ]為：

[Δθ=fout?2Bθ（n）fclk] （6）

說(shuō)明在輸入時(shí)鐘和頻率分辨率不變的情況下，若改變DDS輸出信號(hào)的頻率，只需改變頻率控制字就能得到不同頻率的輸出信號(hào)。

另外，含有飛機(jī)方位角信息的低頻信號(hào)是模擬羅盤(pán)信號(hào)的關(guān)鍵，根據(jù)數(shù)學(xué)表達(dá)式：

[cos（Ωt-θ）=cosΩtcosθ+sinΩtsinθ] （7）

該信號(hào)合成的過(guò)程為：當(dāng)雙口RAM讀完DSP發(fā)送的指令后，將調(diào)幅載波頻率所對(duì)應(yīng)的控制字發(fā)送給DDS模塊產(chǎn)生[cosωct]，將方位角度的控制字發(fā)送給查找表模塊并產(chǎn)生[cosθ]和[sinθ，]再利用乘、加運(yùn)算合成具有方位信息的低頻信號(hào)。

4.2.2 DSP軟件設(shè)計(jì)

DSP軟件作為輔助部分，主要用于接收來(lái)自FPGA的指令，并對(duì)其進(jìn)行解析再轉(zhuǎn)化為控制字以及其他參數(shù)，回送給FPGA執(zhí)行，從而實(shí)現(xiàn)了FPGA與DSP之間的數(shù)據(jù)交換。其程序的基本流圖如圖4所示。

圖4 DSP軟件流程圖

DSP在上電后首先要進(jìn)行鎖相環(huán)、EMIF以及中斷等各種寄存器的初始化，然后進(jìn)入主循環(huán)。當(dāng)FPGA向DSP發(fā)送指令時(shí)，DSP通過(guò)中斷服務(wù)程序按字節(jié)接收指令，并按照數(shù)據(jù)協(xié)議的規(guī)定，利用校驗(yàn)?zāi)K判斷指令的正確性，如果指令錯(cuò)誤，則將該指令丟掉，回到初始化狀態(tài)，如果指令正確，則對(duì)其進(jìn)行解析，并將對(duì)應(yīng)的頻率和角度的控制字以及射頻、模式和調(diào)幅指數(shù)的信息發(fā)送給FPGA。當(dāng)指令發(fā)送完畢后程序再回到初始狀態(tài)。

5 測(cè)試結(jié)果及系統(tǒng)性能指標(biāo)

在經(jīng)過(guò)硬件調(diào)試以及軟件編寫(xiě)后，通過(guò)JTAG仿真器將軟件下載到硬件板上，并且將系統(tǒng)232接口與計(jì)算機(jī)連接對(duì)其進(jìn)行控制。利用Agilent MSO6012A型示波器對(duì)輸出信號(hào)進(jìn)行了測(cè)試，在此給出音頻信號(hào)以及羅盤(pán)信號(hào)的波形結(jié)果，如圖5，圖6所示。

圖5 音頻調(diào)制信號(hào)波形

圖6 羅盤(pán)激勵(lì)信號(hào)波形

系統(tǒng)為輸出設(shè)計(jì)了兩種模式，一個(gè)為音頻輸出模式，即只有垂直天線的輸出信號(hào)，一個(gè)為羅盤(pán)輸出模式，即組合天線的輸出信號(hào)。圖5是摩爾斯音頻調(diào)制信號(hào)波形，摩爾斯碼基帶頻率為10 Hz，DDS產(chǎn)生的音頻載波頻率為1 020 Hz，輸出峰?峰幅值為515 mV。圖6為羅盤(pán)信號(hào)波形，其中低頻信號(hào)頻率為90 Hz，峰?峰值為1.5 V，并且方位角度為0°，調(diào)制頻率為190 kHz，輸出結(jié)果符合了羅盤(pán)天線信號(hào)的模型要求。

通過(guò)對(duì)系統(tǒng)的性能以及功能進(jìn)行了測(cè)試，結(jié)果達(dá)到各項(xiàng)指標(biāo)的設(shè)計(jì)要求，其主要技術(shù)指標(biāo)如下：

（1） 頻率范圍：190～2 094 kHz，步進(jìn)1 kHz。

（2） 角度范圍：0～359°，步進(jìn)1°。

（3） RF輸出阻抗：50 Ω。

（4） 輸入信號(hào)頻率：70～100 Hz，幅度：[Vpp=]1～15 V。

（5） 穩(wěn)定工作時(shí)間：≥12 h。

（6） 輸出信號(hào)功率：-30 dBm±-3 dB。

（7） 方位角輸出精度：≤±0.5°。

6 結(jié) 語(yǔ)

本文對(duì)組合天線的信號(hào)模型以及DDS原理進(jìn)行了簡(jiǎn)述，并重點(diǎn)介紹了羅盤(pán)激勵(lì)器系統(tǒng)硬件和軟件的設(shè)計(jì)方案。系統(tǒng)具有程控接口，通過(guò)上位機(jī)的控制，實(shí)現(xiàn)了對(duì)全頻段、全方位角度的羅盤(pán)信號(hào)的連續(xù)模擬，并達(dá)到了各項(xiàng)指標(biāo)的要求。由于不同廠家生產(chǎn)的組合天線型號(hào)、種類(lèi)居多，其規(guī)定的羅盤(pán)信號(hào)模型也有所區(qū)別，所以該方案在指標(biāo)允許的情況下，只需重新設(shè)計(jì)系統(tǒng)軟件，從而完成對(duì)輸出羅盤(pán)信號(hào)的改變，這樣大大節(jié)約了硬件成本以及研發(fā)時(shí)間，體現(xiàn)了軟件無(wú)線電靈活、可重構(gòu)的特點(diǎn)，在工程中具有一定的應(yīng)用價(jià)值。

參考文獻(xiàn)

[1] 趙冬梅，姜茂仁，王煒珽.AD9854在無(wú)線電羅盤(pán)測(cè)試信號(hào)源中的應(yīng)用[J].科教信息，2007（17）：530?531.

[2] 陶玉柱，胡建旺，崔佩璋.軟件無(wú)線電技術(shù)綜述[J].通信技術(shù)，2011，44（1）：37?39.

[3] 薛松.軟件無(wú)線電羅盤(pán)技術(shù)研究[D].成都：電子科技大學(xué)，2007.

[4] 杜永忠.羅盤(pán)（ADF）天線模仿儀的設(shè)計(jì)[D].西安：西安電子科技大學(xué)，2006.

[5] 于潞，唐金元，劉水.基于振幅比例變換法的程控型無(wú)線電羅盤(pán)信號(hào)模擬器設(shè)計(jì)[J].儀表技術(shù)，2012（7）：31?33.

[6] 于潞，唐金元.無(wú)線電羅盤(pán)信號(hào)模擬器的設(shè)計(jì)與實(shí)現(xiàn)[J].儀表技術(shù)，2012（5）：39?41.

[7] DU Xiao?ming， ZHANG Jun. DDS phase?locked swept source and study design [C]// 2011 International Conference on Computer Science and Network Technology. Harbin， China： ICCSNT， 2011： 146?149.

[8] 張鵬明，魏俊淦，田建學(xué).試論DDS技術(shù)在無(wú)線電羅盤(pán)中的應(yīng)用[J].機(jī)械與電子，2007（18）：98?99.

[9] 張獻(xiàn)偉，任志良，陳光，等.基于Xilinx FPGA IP CPRE的可調(diào)正弦信號(hào)發(fā)生器設(shè)計(jì)[J].電子測(cè)量技術(shù)，2012，32（5）：1?4.

[10] 田耘，徐文波.Xilinx FPGA開(kāi)發(fā)實(shí)用教程[M].北京：清華大學(xué)出版社，2008.

[11] 周渭民.基于DSP和FPGA的GPS衛(wèi)星信號(hào)模擬源的硬件設(shè)計(jì)[D].成都：電子科技大學(xué)，2009.

[12] Xilinx Inc. DDS compiler v5.0 product specification [M]. USA： Xilinx， 2005.

[Bθ（n）=log2fclkΔf] （5）

則DDS控制字的值[Δθ]為：

[Δθ=fout?2Bθ（n）fclk] （6）

說(shuō)明在輸入時(shí)鐘和頻率分辨率不變的情況下，若改變DDS輸出信號(hào)的頻率，只需改變頻率控制字就能得到不同頻率的輸出信號(hào)。

另外，含有飛機(jī)方位角信息的低頻信號(hào)是模擬羅盤(pán)信號(hào)的關(guān)鍵，根據(jù)數(shù)學(xué)表達(dá)式：

[cos（Ωt-θ）=cosΩtcosθ+sinΩtsinθ] （7）

該信號(hào)合成的過(guò)程為：當(dāng)雙口RAM讀完DSP發(fā)送的指令后，將調(diào)幅載波頻率所對(duì)應(yīng)的控制字發(fā)送給DDS模塊產(chǎn)生[cosωct]，將方位角度的控制字發(fā)送給查找表模塊并產(chǎn)生[cosθ]和[sinθ，]再利用乘、加運(yùn)算合成具有方位信息的低頻信號(hào)。

4.2.2 DSP軟件設(shè)計(jì)

DSP軟件作為輔助部分，主要用于接收來(lái)自FPGA的指令，并對(duì)其進(jìn)行解析再轉(zhuǎn)化為控制字以及其他參數(shù)，回送給FPGA執(zhí)行，從而實(shí)現(xiàn)了FPGA與DSP之間的數(shù)據(jù)交換。其程序的基本流圖如圖4所示。

圖4 DSP軟件流程圖

DSP在上電后首先要進(jìn)行鎖相環(huán)、EMIF以及中斷等各種寄存器的初始化，然后進(jìn)入主循環(huán)。當(dāng)FPGA向DSP發(fā)送指令時(shí)，DSP通過(guò)中斷服務(wù)程序按字節(jié)接收指令，并按照數(shù)據(jù)協(xié)議的規(guī)定，利用校驗(yàn)?zāi)K判斷指令的正確性，如果指令錯(cuò)誤，則將該指令丟掉，回到初始化狀態(tài)，如果指令正確，則對(duì)其進(jìn)行解析，并將對(duì)應(yīng)的頻率和角度的控制字以及射頻、模式和調(diào)幅指數(shù)的信息發(fā)送給FPGA。當(dāng)指令發(fā)送完畢后程序再回到初始狀態(tài)。

5 測(cè)試結(jié)果及系統(tǒng)性能指標(biāo)

在經(jīng)過(guò)硬件調(diào)試以及軟件編寫(xiě)后，通過(guò)JTAG仿真器將軟件下載到硬件板上，并且將系統(tǒng)232接口與計(jì)算機(jī)連接對(duì)其進(jìn)行控制。利用Agilent MSO6012A型示波器對(duì)輸出信號(hào)進(jìn)行了測(cè)試，在此給出音頻信號(hào)以及羅盤(pán)信號(hào)的波形結(jié)果，如圖5，圖6所示。

圖5 音頻調(diào)制信號(hào)波形

圖6 羅盤(pán)激勵(lì)信號(hào)波形

系統(tǒng)為輸出設(shè)計(jì)了兩種模式，一個(gè)為音頻輸出模式，即只有垂直天線的輸出信號(hào)，一個(gè)為羅盤(pán)輸出模式，即組合天線的輸出信號(hào)。圖5是摩爾斯音頻調(diào)制信號(hào)波形，摩爾斯碼基帶頻率為10 Hz，DDS產(chǎn)生的音頻載波頻率為1 020 Hz，輸出峰?峰幅值為515 mV。圖6為羅盤(pán)信號(hào)波形，其中低頻信號(hào)頻率為90 Hz，峰?峰值為1.5 V，并且方位角度為0°，調(diào)制頻率為190 kHz，輸出結(jié)果符合了羅盤(pán)天線信號(hào)的模型要求。

通過(guò)對(duì)系統(tǒng)的性能以及功能進(jìn)行了測(cè)試，結(jié)果達(dá)到各項(xiàng)指標(biāo)的設(shè)計(jì)要求，其主要技術(shù)指標(biāo)如下：

（1） 頻率范圍：190～2 094 kHz，步進(jìn)1 kHz。

（2） 角度范圍：0～359°，步進(jìn)1°。

（3） RF輸出阻抗：50 Ω。

（4） 輸入信號(hào)頻率：70～100 Hz，幅度：[Vpp=]1～15 V。

（5） 穩(wěn)定工作時(shí)間：≥12 h。

（6） 輸出信號(hào)功率：-30 dBm±-3 dB。

（7） 方位角輸出精度：≤±0.5°。

6 結(jié) 語(yǔ)

本文對(duì)組合天線的信號(hào)模型以及DDS原理進(jìn)行了簡(jiǎn)述，并重點(diǎn)介紹了羅盤(pán)激勵(lì)器系統(tǒng)硬件和軟件的設(shè)計(jì)方案。系統(tǒng)具有程控接口，通過(guò)上位機(jī)的控制，實(shí)現(xiàn)了對(duì)全頻段、全方位角度的羅盤(pán)信號(hào)的連續(xù)模擬，并達(dá)到了各項(xiàng)指標(biāo)的要求。由于不同廠家生產(chǎn)的組合天線型號(hào)、種類(lèi)居多，其規(guī)定的羅盤(pán)信號(hào)模型也有所區(qū)別，所以該方案在指標(biāo)允許的情況下，只需重新設(shè)計(jì)系統(tǒng)軟件，從而完成對(duì)輸出羅盤(pán)信號(hào)的改變，這樣大大節(jié)約了硬件成本以及研發(fā)時(shí)間，體現(xiàn)了軟件無(wú)線電靈活、可重構(gòu)的特點(diǎn)，在工程中具有一定的應(yīng)用價(jià)值。

參考文獻(xiàn)

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[2] 陶玉柱，胡建旺，崔佩璋.軟件無(wú)線電技術(shù)綜述[J].通信技術(shù)，2011，44（1）：37?39.

[3] 薛松.軟件無(wú)線電羅盤(pán)技術(shù)研究[D].成都：電子科技大學(xué)，2007.

[4] 杜永忠.羅盤(pán)（ADF）天線模仿儀的設(shè)計(jì)[D].西安：西安電子科技大學(xué)，2006.

[5] 于潞，唐金元，劉水.基于振幅比例變換法的程控型無(wú)線電羅盤(pán)信號(hào)模擬器設(shè)計(jì)[J].儀表技術(shù)，2012（7）：31?33.

[6] 于潞，唐金元.無(wú)線電羅盤(pán)信號(hào)模擬器的設(shè)計(jì)與實(shí)現(xiàn)[J].儀表技術(shù)，2012（5）：39?41.

[7] DU Xiao?ming， ZHANG Jun. DDS phase?locked swept source and study design [C]// 2011 International Conference on Computer Science and Network Technology. Harbin， China： ICCSNT， 2011： 146?149.

[8] 張鵬明，魏俊淦，田建學(xué).試論DDS技術(shù)在無(wú)線電羅盤(pán)中的應(yīng)用[J].機(jī)械與電子，2007（18）：98?99.

[9] 張獻(xiàn)偉，任志良，陳光，等.基于Xilinx FPGA IP CPRE的可調(diào)正弦信號(hào)發(fā)生器設(shè)計(jì)[J].電子測(cè)量技術(shù)，2012，32（5）：1?4.

[10] 田耘，徐文波.Xilinx FPGA開(kāi)發(fā)實(shí)用教程[M].北京：清華大學(xué)出版社，2008.

[11] 周渭民.基于DSP和FPGA的GPS衛(wèi)星信號(hào)模擬源的硬件設(shè)計(jì)[D].成都：電子科技大學(xué)，2009.

[12] Xilinx Inc. DDS compiler v5.0 product specification [M]. USA： Xilinx， 2005.