雷雪梅，王志功，沈連豐，王科平

(1.東南大學(xué)信息科學(xué)與工程學(xué)院，210096 南京;2.內(nèi)蒙古大學(xué)電子信息工程學(xué)院，010010 呼和浩特;3.華盛頓大學(xué)電子電氣工程學(xué)院，98195 西雅圖)

DRM/DAB/AM/FM頻率綜合器中吞吐脈沖分頻器的設(shè)計(jì)

雷雪梅1，2，王志功1，沈連豐1，王科平3

(1.東南大學(xué)信息科學(xué)與工程學(xué)院，210096 南京;2.內(nèi)蒙古大學(xué)電子信息工程學(xué)院，010010 呼和浩特;3.華盛頓大學(xué)電子電氣工程學(xué)院，98195 西雅圖)

為使DRM/DAB/AM/FM頻率綜合器具有良好性能，本文設(shè)計(jì)了一種高速大分頻比低功耗吞吐脈沖分頻器.此吞吐脈沖分頻器由32/33雙模預(yù)分頻器(dual-modulus prescaler，DMP)、5位吞吐計(jì)數(shù)器和11位可編程分頻器及時(shí)序控制電路構(gòu)成.此吞吐脈沖分頻器內(nèi)部的不同模塊分別采用SCL、TSPC、CMOS靜態(tài)觸發(fā)器及可置位的CMOS靜態(tài)觸發(fā)器等多種觸發(fā)器結(jié)構(gòu)優(yōu)化，使此吞吐脈沖分頻器具有高速、大分頻比和低功耗的特點(diǎn).此吞吐脈沖分頻器應(yīng)用中芯國(guó)際SMIC 0.18 μm RF CMOS工藝流片，芯片核心面積為270 μm×110 μm.測(cè)試結(jié)果顯示，在1.8 V工作電壓的條件下，此吞吐脈沖分頻器的最高工作頻率為3.4 GHz，工作頻率范圍為0.9～3.4 GHz.在輸入信號(hào)頻率為3.4 GHz，分頻比為45 695時(shí)，功耗為3.2 mW.實(shí)驗(yàn)結(jié)果表明，此吞吐脈沖分頻器完全滿足DRM/DAB/AM/FM頻率綜合器的要求.

吞吐脈沖分頻器;高速;大分頻比;低功耗;DRM/DAB/AM/FM頻率綜合器

隨著廣播技術(shù)的發(fā)展，數(shù)字廣播逐步取代模擬廣播，并已成為廣播技術(shù)發(fā)展的必然趨勢(shì).而在眾多數(shù)字廣播標(biāo)準(zhǔn)中，DRM(Digital Radio Mondiale)［1］和 DAB (Digital Audio Broadcasting)［2］由于其突出的優(yōu)點(diǎn)［3］而被在全球推廣應(yīng)用.但目前基于DRM和DAB標(biāo)準(zhǔn)的高質(zhì)量接收機(jī)體積較大且價(jià)格昂貴，而使其成為推廣的一個(gè)瓶頸.因此，提高集成度、降低價(jià)格、減小體積成為數(shù)字廣播接收機(jī)的研究熱點(diǎn).另一方面，為了兼顧技術(shù)發(fā)展和現(xiàn)有資源再利用，基于DRM和DAB標(biāo)準(zhǔn)的接收機(jī)應(yīng)該兼容模擬廣播AM和FM.兼容多個(gè)標(biāo)準(zhǔn)，接收機(jī)需覆蓋的頻段范圍為148～1 500 000 kHz，使射頻前端成為實(shí)現(xiàn)接收機(jī)的關(guān)鍵部分和設(shè)計(jì)難點(diǎn).

為了能同時(shí)滿足DRM、DAB、AM和FM標(biāo)準(zhǔn)對(duì)接收機(jī)的要求，降低射頻前端頻率綜合器的設(shè)計(jì)難度，射頻前端采用二次變頻的低中頻結(jié)構(gòu)，本振信號(hào)輸出范圍為 36.600 5 ～1 572.452 MHz［4］.另外為了同時(shí)滿足DRM、DAB、AM和 FM標(biāo)準(zhǔn)的信道帶寬要求，頻率綜合器采用了帶輸出分頻器的單環(huán)單壓控振蕩器結(jié)構(gòu)［3］，如圖1所示.

為滿足DRM、DAB、AM和 FM標(biāo)準(zhǔn)各個(gè)頻段對(duì)頻率間隔的要求，頻率綜合器環(huán)內(nèi)分頻比范圍為3 272～37 162，吞吐脈沖分頻器的輸入信號(hào)頻率范圍為2 500～3 055 MHz，在此吞吐脈沖分頻器必須具有高速、大分頻比、可編程和低功耗等特性.本文的主要工作是設(shè)計(jì)滿足以上要求的高速低功耗16位可編程吞吐脈沖分頻器，并采用中芯國(guó)際SMIC 0.18-μm CMOS RF工藝實(shí)現(xiàn).

圖1DRM/DAB/AM/FM頻率綜合器的結(jié)構(gòu)框圖

1 吞吐脈沖分頻器結(jié)構(gòu)

根據(jù)DRM/DAB/AM/FM頻率綜合器對(duì)吞吐脈沖分頻器的要求，對(duì)吞吐脈沖分頻器的主要模塊雙模分頻器(dual-modulus prescaler，DMP)、吞吐計(jì)數(shù)器和可編程分頻器進(jìn)行規(guī)劃.

吞吐脈沖分頻器工作原理如下:首先分別給可編程分頻器和吞吐計(jì)數(shù)器置初值P和S(P＞S)，雙模分頻器的模式轉(zhuǎn)換控制信號(hào)MC置為低電平，同時(shí)在輸入時(shí)鐘信號(hào)的控制下DMP進(jìn)行(M+1)分頻.吞吐計(jì)數(shù)器和可編程分頻器把DMP的輸出信號(hào)作為輸入時(shí)鐘信號(hào)開(kāi)始計(jì)數(shù).當(dāng)吞吐計(jì)數(shù)器計(jì)數(shù)到0時(shí)，MC信號(hào)翻轉(zhuǎn)為高電平，DMP開(kāi)始M分頻.當(dāng)可編程分頻器各個(gè)輸出端皆為0時(shí)，可編程分頻器、吞吐計(jì)數(shù)器和MC復(fù)位，重復(fù)上述過(guò)程.

根據(jù)以上描述可知，在時(shí)序控制電路的控制下，DMP對(duì)輸入信號(hào)首先S次進(jìn)行(M+1)分頻，然后進(jìn)行(P-S)次M分頻，所以總的分頻比N為

分析此吞吐脈沖分頻器分頻比要求，確定雙模分頻器、吞吐計(jì)數(shù)器和可編程分頻器的位數(shù).分頻比要求:

1)最高分頻比為37 162(1 001 000 100 101 010)2，吞吐脈沖分頻器為16位分頻器;

2)最低分頻比3 272(110 011 001 000)2，即要求吞吐計(jì)數(shù)器和DMP觸發(fā)器個(gè)數(shù)和小于11;

3)為了使分頻比可連續(xù)變化，DMP和吞吐計(jì)數(shù)器為相同位數(shù).

綜合以上分析，最終確定此吞吐脈沖分頻器包括一個(gè)32/33雙模分頻器DMP、5位的吞吐計(jì)數(shù)器、11位的可編程分頻器以及對(duì)應(yīng)的時(shí)序控制電路，其結(jié)構(gòu)如圖2所示.

圖2 可編程吞吐脈沖分頻器的結(jié)構(gòu)框圖

2 模塊設(shè)計(jì)

此吞吐脈沖分頻器的主要模塊為32/33多模分頻器、吞吐計(jì)數(shù)器和可編程分頻器，其主體電路單元都是觸發(fā)器，各個(gè)模塊的設(shè)計(jì)主要集中在從輸入信號(hào)頻率范圍、功耗及噪聲等方面選擇合適的觸發(fā)器結(jié)構(gòu)，并進(jìn)行優(yōu)化.

2.1 32/33雙模分頻器的設(shè)計(jì)

DMP的實(shí)現(xiàn)方式主要有三種:觸發(fā)器和組合邏輯門(mén)［5］、相位開(kāi)關(guān)技術(shù)［6］和注入鎖定技術(shù)［7］.其中相位開(kāi)關(guān)技術(shù)的雙模分頻器需要解決信號(hào)畸變問(wèn)題，實(shí)現(xiàn)復(fù)雜;注入鎖定技術(shù)的雙模分頻器的帶寬比較窄;觸發(fā)器和組合邏輯門(mén)的雙模分頻器具有寬帶特性而被廣泛應(yīng)用［8-13］.

本設(shè)計(jì)為了可靠保證速度和工作帶寬，32/33雙模分頻器采用觸發(fā)器和組合邏輯門(mén)實(shí)現(xiàn)的雙模分頻器，包括同步4/5雙模分頻器和異步8分頻器兩個(gè)模塊，其結(jié)構(gòu)如圖3所示.圖中Vc信號(hào)為控制4/5雙模分頻器的分頻模式，當(dāng)Vc高電平為4分頻，低電平為5分頻時(shí)，Vc信號(hào)的電平轉(zhuǎn)換由MC信號(hào)和異步8分頻器的3個(gè)輸出信號(hào)通過(guò)“或”運(yùn)算來(lái)進(jìn)行控制.

圖3 32/33雙模分頻器的結(jié)構(gòu)框圖

由吞吐脈沖分頻器的輸入信號(hào)頻率范圍可知，同步4/5雙模分頻器輸入信號(hào)頻率在2.5～3.055 GHz范圍內(nèi)，所以4/5雙模分頻器的觸發(fā)器選用廣泛應(yīng)用于高速寬帶的源極耦合邏輯(source couple logic，SCL)［8-10］結(jié)構(gòu).對(duì)于這種結(jié)構(gòu)的雙模分頻器，其最高工作頻率fmax為

式中:tpdff為一級(jí)觸發(fā)器的傳輸延遲;tpgate為分頻器內(nèi)部邏輯運(yùn)算的邏輯門(mén)的傳輸延遲.根據(jù)式(2)，減少傳輸延遲可提高工作速度，所以在SCL觸發(fā)器里集成了“或”邏輯［14］，使整個(gè)延時(shí)只為一級(jí)觸發(fā)器的延時(shí)，極大的提高了工作速度.

異步分頻器中的第一級(jí)2分頻器的工作頻率范圍為500 MHz～1 GHz，其工作頻率為中高，重點(diǎn)優(yōu)化功耗和面積，所以第一級(jí)2分頻器的觸發(fā)器結(jié)構(gòu)為真單相時(shí)鐘(true-single-phase-clock，TSPC)［12］，通過(guò)參數(shù)優(yōu)化達(dá)到指標(biāo)要求.

對(duì)于異步分頻的最后兩級(jí)，最高工作頻率不超過(guò)500 MHz，選擇具有相對(duì)較大的帶寬、優(yōu)良相位噪聲性能及靜態(tài)功耗為零的CMOS靜態(tài)觸發(fā)器，其電路結(jié)構(gòu)如圖4所示.

圖4 CMOS靜態(tài)觸發(fā)器的電路原理

以上3種結(jié)構(gòu)的觸發(fā)器配合工作，使整個(gè)DMP具有高速、寬頻帶、低功耗和低相位噪聲等性能.

2.2 吞吐計(jì)數(shù)器的設(shè)計(jì)

吞吐計(jì)數(shù)器的輸入時(shí)鐘信號(hào)為32/33雙模分頻器的輸出信號(hào)，其頻率范圍為75～96 MHz，為了完成可編程計(jì)數(shù)，每一級(jí)分頻器必須具有置位和使能端，所以其內(nèi)部觸發(fā)器單元基本結(jié)構(gòu)選擇為帶置位使能端的CMOS靜態(tài)DFF(在圖4的電路上加上帶置位和使能端).吞吐計(jì)數(shù)器同時(shí)為DMP提供MC信號(hào).為了保證整個(gè)吞吐脈沖分頻器的工作時(shí)序，產(chǎn)生的MC信號(hào)必須保持到置數(shù)生效之前，即置數(shù)完畢后才可翻轉(zhuǎn)為低電平，并在SC計(jì)數(shù)到0時(shí)同步翻轉(zhuǎn)為高電平.

因此，吞吐計(jì)數(shù)器包括兩部分:5位的異步可置位計(jì)數(shù)器和MC信號(hào)產(chǎn)生電路，如圖5所示.

圖5 吞吐計(jì)數(shù)器的原理

2.3 可編程分頻器的設(shè)計(jì)

可編程分頻器的輸入時(shí)鐘信號(hào)頻率范圍和吞吐計(jì)數(shù)器相同，也需具有可編程分頻功能，所以其內(nèi)部觸發(fā)器單元結(jié)構(gòu)與吞吐計(jì)數(shù)器相同.可編程分頻器同時(shí)要為自身和吞吐計(jì)數(shù)器提供置數(shù)使能信號(hào)EN，為了保證可編程分頻器和吞吐計(jì)數(shù)器有序工作，置位信號(hào)EN要求在1個(gè)時(shí)鐘周期內(nèi)完成并保持1個(gè)時(shí)鐘周期.故可編程分頻器包括三部分:11位異步可置位分頻器、置位使能信號(hào)產(chǎn)生電路和輸出信號(hào)產(chǎn)生電路，如圖6所示.

圖6 可編程分頻器的原理

綜上所述，32/33雙模分頻器、5位吞吐計(jì)數(shù)器和11位可編程分頻器在時(shí)序上配合工作，在電路上無(wú)縫銜接，保證了吞吐脈沖分頻器良好性能.

3 測(cè)試結(jié)果

設(shè)計(jì)的可編程吞吐脈沖分頻器采用中芯國(guó)際SMIC 0.18 μm RF CMOS 工藝實(shí)現(xiàn)的，其芯片照片如圖7所示.包括焊盤(pán)和驅(qū)動(dòng)電路，芯片面積為625 μm×575 μm，其中核心部分的面積為270 μm×110 μm.

圖7 吞吐脈沖分頻器的芯片照片

在流片過(guò)程中，為了節(jié)省芯片面積，一些可編程控制引腳預(yù)先在芯片內(nèi)部就接到了VDD或GND引腳上.例如，圖6中的P0和P1接到VDD，P2、P3、P5、P6和P9接到 GND;圖5 中的 S4接到圖5 中的P10，S3接到P8，S2接到P7，S1和S0接到P4.所以在測(cè)試過(guò)程中，分頻比的改變是通過(guò)改變接入到P10、P8、P7和P4的高低電平來(lái)改變的.由于篇幅原因，只給出典型的兩種控制字，三種測(cè)試結(jié)果，控制字的設(shè)置如表1所示.

表1 測(cè)試時(shí)的兩種控制字的設(shè)置

芯片的測(cè)試在東南大學(xué)射頻與光電集成電路研究所完成，測(cè)試中使用的儀器有:微波與高速芯片探針臺(tái)(Cascade Summiti 1000)、脈沖碼形發(fā)生器(Advantestd 3186)、示波器(Tektronix DPO 7354)以及電源 (Kikusui PMR18-1.3TR 和Agilent 66309D，測(cè)試結(jié)果如圖8所示.圖8中上面的信號(hào)為可編程分頻器的輸出信號(hào)Cout，下面為MC信號(hào).

對(duì)應(yīng)于此吞吐脈沖分頻器靈敏度測(cè)試結(jié)果如圖9所示.由圖9可知，在輸入信號(hào)峰峰值電壓為小于1 V的情況下，此吞吐脈沖分頻器可靠的工作頻率范圍為 0.9 ～3.4 GHz.

圖8 可編程分頻器的測(cè)試結(jié)果

圖9 可編程吞吐脈沖分頻器靈敏度測(cè)試結(jié)果

此16位可編程吞吐脈沖分頻器與最近其他公開(kāi)發(fā)表可編程整數(shù)分頻器的研究測(cè)試結(jié)果比較如表2所示.為了對(duì)各個(gè)可編程分頻器的總體性能比較，特定義優(yōu)值FOM(figure of merit)，根據(jù)文獻(xiàn)［15］的研究成果可知，功耗與輸入頻率和分頻比近似成正比關(guān)系，定義FOM為

式中:fmax為最高輸入頻率，(Mdivisionratio)max為所能達(dá)到的最大分頻比，P為所消耗的功率.

表2 與其他最近的研究成果比較

4 結(jié)論

本文設(shè)計(jì)了應(yīng)用于DRM/DAB/AM/FM頻率綜合器的高速低功耗16位可編程吞吐脈沖分頻器，采用中芯國(guó)際 SMIC 0.18 μm CMOS 工藝實(shí)現(xiàn).測(cè)試結(jié)果表明，此吞吐脈沖分頻器工作頻率范圍 為 0.9 ～ 3.4 GHz，在 1.8 V 的 工 作 電壓，3.4 GHz的工作頻率下，其功耗為7.2 mW(包括測(cè)試驅(qū)動(dòng)電路的功耗).根據(jù)仿真，可以估算出各個(gè)部分的功耗，其中32/33雙模分頻器、5位吞吐計(jì)數(shù)器和11位可編程分頻器的平均功耗分別為 2.61 mW、0.35 mW 和 0.09 mW，所以芯片核心部分的功耗為3.2 mW.由表2中本文設(shè)計(jì)實(shí)現(xiàn)的吞吐脈沖分頻器與最近的研究結(jié)果比較可知，其所能達(dá)到的分頻比最大，工作頻率范圍和功耗適中，并達(dá)到了最高的優(yōu)值FOM.故此可編程分頻器不僅完全滿足 DRM/DAB頻率綜合器的要求，而且也適用于其他多標(biāo)準(zhǔn)、超寬帶、低功耗的頻率綜合器.

［1］ETSI.ETSI ES 201 980.Digital Radio Mondiale(DRM);System Specnification ［S］. Nice: European Telecommunications Standards Institute，European Broadcasting Union，2005.

［2］ETSI.ETSI EN 300 401.Digital Audio Broadcasting(DAB)to Mobile，Portable and Fixed Receivers［S］.Nice:European Telecommunications Standards Institute，European Broadcasting Union，2006.

［3］周建政.DRM/DAB/AM/FM接收機(jī)射頻前端芯片設(shè)計(jì)中的關(guān)鍵技術(shù)研究［D］.南京:東南大學(xué)，2009.

［4］周建政，王志功，李莉，等.DRM接收機(jī)射頻前端芯片的頻率規(guī)劃設(shè)計(jì)［J］.高技術(shù)通訊，2008，18(5):480-486.

［5］LIN C S，CHIEN T H，WEY C L.A 5.5-GHz 1-mW full-Modulus-range programmable frequency divider in 90-nm CMOS process［J］.IEEE Transactions on Circuits and Systems-II:Express Briefs，2011，58(9):550-554.

［6］CRANINCKX J，STEYAERT M.A 1.75 GHz 3 V dual modulus divider by 128/129 prescaler in 0.7 μm CMOS［J］.IEEE Journal of Solid-State Circuits，1996，31(7):890-897.

［7］YIU Xiaopeng，ZHOU Jianjun，YAN Xiaolang，et al.Sub-mW multi-GHzCMOSdual-modulusprescalers based on programmable injection-locked frequency dividers［C］//IEEE Radio Frequency Integrated Circuits Symposium，2008.Atlanta，GA，2008:431-434.

［8］XU Yong，WANG Zhigong，LI Zhiqun，et al.A novel high-speed lower-jitterlower-powerdissipation dualmodulus prescaler and applications in PLL frequency synthesizer［J］.Chinese Journal of Semiconductors，2005，26(1):176-179.

［9］LI Zhiqiang，CHEN Liqiang，ZHANG Jian，et al.A programmable 2.4 GHz CMOS multi-modulus frequency divider［J］.Chinese Journal of Semiconductors，2008，29(2):521-526.

［11］CHI Baoyong，SHI Bingxue.A novel CMOS dualmodulus prescaler based on new optimized structure and synamic circuit technique［J］.Chinese Journal of Semiconductors，2002，23(4):357-361.

［12］HUANG Qiuting，ROGENMOSER R.Speed optimization of edge-triggered CMOS circuits for gigahertz singlephase clocks［J］.IEEE Journal of Solid-State Circuits，1996，31(3):456-465.

［13］de MIRANDA F P H，Jr Navarro S J，Van NOIJE W A M.A 4 GHz dual modulus divider-by 32/33 prescaler in 0.35 pm CMOS technology ［C］//17th Symposium on Integrated Circuits and Systems Design， 2004.Pemanbuca，Brazil:［s.n.］，94-99.

［14］XU Yong，WANG Zhigong，LI Zhiqun，et al.A novel high-speed lower-jitterlower-powerdissipation dualmodulus prescaler and applications in PLL frequency synthesizer［J］.Chinese Journal of Semiconductors，2005，26(1):176-179.

［15］GAO Haijun，SUN Lingling，LIU Jun.Pulse swallow frequency divider with idle DFFs automatically powered off［J］.Electronics Letters，2012，48(11):636-638.

［16］YU Lu，F(xiàn)AN Xiangning，LI Bin.A 4-6 GHz low-voltage CMOS integer-M frequency divider applied in wireless sensor networks［C］//IEEE 11th International Conference on Solid-State and Integrated Circuit Technology.Xi＇an:［s.n.］，2012:1-3.

［17］PAN Jie，YANG Haigang，YANG Liwu.A high-speed low-power pulse-swallow divider with robustness consideration［C］//9th InternationalConference on Solid-State and Integrated-Circuit Technology.Beijing:［s.n.］，2008:2168-2171.

A design of pulse swallow frequency divider for DRM/DAB/AM/FM frequency synthesizer

LEI Xuemei1，2，WANG Zhigong1，SHEN Lianfeng1，WANG Keping3

(1.School of Information Science and Engineer，Southeast University，210096 Nanjing，China;2.College of Electronic Information Engineering，Inner Mongolia University，010010 Hohhot，China;3.Dept.of Electrical Engineering，University of Washington，98195 Seattle，USA)

For the good performance of DRM/DAB/AM/FM frequency synthesizer，the implementation of a high-speed large division ratio low-power pulse swallow frequency divider is described，which consists of a divided-by-32/33 dual-modulus prescaler(DMP)，a 5 bits swallow counter，an 11-bits programmable divider，and a time sequence control circuit.The different modules of pulse swallow frequency divider apply SCL，TSPC，CMOS static flip-flop DFF，and CMOS static flip-flop DFF with preset to realize the low power，large division ratio，and high speed performances.The chip has been fabricated in a 0.18 μm CMOS process of SMIC and the core area is 270 μm×110 μm.Measured results show that its most high operation frequency is 3.4 GHz and the rang of operation frequency is from 0.9 GHz to 3.4 GHz.And when the operating frequency is 3.4 GHz and division ratio is 45 695，the maximum core power consumption is 3.2 mW under 1.8 V power supply.Its performance satisfies the requirement of DRM/DAB/AM/FM frequency synthesizer.

pulse swallow frequency divider;high speed;large division ratio;low power consumption;DRM/DAB/AM/FM frequency synthesizer

TN792;TN795

A

0367-6234(2014)03-0074-06

2012-12-17.

科技部中小企業(yè)創(chuàng)新基金資助項(xiàng)目(11c26213211234);內(nèi)蒙古自治區(qū)高等學(xué)校科學(xué)技術(shù)研究資助項(xiàng)目(NJZY11016).

雷雪梅 (1972—)女，博士后，副教授;

王志功 (1954—)男，教授，博士生導(dǎo)師;

沈連豐 (1952—)男，教授，博士生導(dǎo)師.

王志功，zgwang@seu.edu.cn.

(編輯 張 宏)