一種全數(shù)字半速率鑒相器的設(shè)計

摘 要： 鑒相器是高速時鐘數(shù)據(jù)恢復(fù)環(huán)路的關(guān)鍵電路，其性能的優(yōu)劣直接影響了整個系統(tǒng)的工作。通過系統(tǒng)分析，提出了一種全數(shù)字半速率鑒相器設(shè)計方案，按照全定制設(shè)計流程采用SMIC 0.18 μm CMOS混合信號工藝完成了電路的設(shè)計、仿真。結(jié)果表明該電路在2.5 Gb/s收發(fā)器電路中可以穩(wěn)定可靠地工作。

關(guān)鍵詞： CMOS電路； 鑒相器； 半速率結(jié)構(gòu)； 混合信號

中圖分類號： TN47?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2014）09?0145?03

0 引 言

隨著集成電路性能的不斷提高和網(wǎng)絡(luò)技術(shù)的日益發(fā)展，數(shù)據(jù)處理量和交換量越來越大，人們要求數(shù)據(jù)傳輸?shù)乃俾试絹碓娇?，對通信帶寬的要求也越來越高[1]。時鐘數(shù)據(jù)恢復(fù)電路（Clock Data Recovery，CDR）在高速串行數(shù)據(jù)通信系統(tǒng)中具有不可或缺的作用，研究設(shè)計CDR電路對于通信系統(tǒng)的穩(wěn)定可靠工作具有重要作用[2?3]；鑒相技術(shù)在調(diào)制和解調(diào)、頻率合成、時鐘數(shù)據(jù)恢復(fù)電路等很多領(lǐng)域應(yīng)用極其廣泛，傳統(tǒng)的鑒相技術(shù)存在相位模糊、抗噪聲不理想以及鎖定時間長等問題[4?6]。

本文根據(jù)2.5 Gb/s高速時鐘數(shù)據(jù)恢復(fù)電路的工作實際，通過對鑒相器的系統(tǒng)分析，設(shè)計了一種全數(shù)字、半速率，可以消除不定態(tài)的鑒相器設(shè)計方案，并采用全定制的數(shù)字設(shè)計，采用SMIC 0.18 μm CMOS工藝實現(xiàn)并基于spectre進(jìn)行仿真，結(jié)果顯示電路可以正常工作，符合預(yù)期要求。

1 電路結(jié)構(gòu)分析

在高速時鐘數(shù)據(jù)恢復(fù)電路中，鑒相器比較數(shù)據(jù)與時鐘的相位誤差，產(chǎn)生超前脈沖或滯后脈沖的二值輸出，其經(jīng)典結(jié)構(gòu)很多[7?8]。時鐘數(shù)據(jù)恢復(fù)電路是一個相位反饋控制系統(tǒng)，由于誤差控制信號是離散的數(shù)字信號而不是模擬電壓，因而受控的輸出相位的調(diào)整是離散的而不是連續(xù)的。全數(shù)字環(huán)通常按照環(huán)路中鑒相器的實現(xiàn)方式來分類，可分為四類：觸發(fā)器型、奈奎斯特型、過零檢測型和超前滯后型。因此采用超前滯后取樣型鑒相器，為消除由于噪聲影響帶來的信號波動產(chǎn)生的誤差，鑒相器利用帶流水線輸出的Mealy型狀態(tài)機(jī)產(chǎn)生超前滯后脈沖，可以消除誤差信號的不定態(tài)，提高電路性能。

相位反饋控制環(huán)路在鎖定狀態(tài)下仍有一定的穩(wěn)態(tài)誤差，只要該誤差量小于擺動的最大可能值即可，假定相位調(diào)整的步長為[Δ。]為了保證恢復(fù)后數(shù)據(jù)的穩(wěn)定，要求時鐘信號采樣在輸入數(shù)據(jù)信號的數(shù)據(jù)眼圖中心附近。通過分析全數(shù)字環(huán)中輸入數(shù)據(jù)與同步時鐘的相位關(guān)系來分析鑒相器的設(shè)計。

假定輸入數(shù)據(jù)的位速率是常數(shù)[1T]（[T]是數(shù)據(jù)周期），以其周期相位[（2πT）kT=2πk]（[k]取正整數(shù)）作為參考來表示輸入數(shù)據(jù)與同步時鐘的相位。全數(shù)字時鐘數(shù)據(jù)恢復(fù)電路的相位模型如圖1所示。

圖1 全數(shù)字時鐘數(shù)據(jù)恢復(fù)電路的相位模型

為分析方便，以均勻變換的數(shù)字脈沖序列作為輸入信號。假設(shè)輸入數(shù)據(jù)為0101……這樣的交替序列，則其第[k]個數(shù)據(jù)的相位為：

[βik=2πk+θik] （1）

式中[θik]是以數(shù)據(jù)信號的周期相位為參考的瞬時相位。

對于同步時鐘信號，其第[k]個時鐘脈沖的上升沿相位為：

[βok=2πk+θok] （2）

式中：[θok]也是以數(shù)據(jù)信號的周期相位為參考的瞬時相位。

由此可得環(huán)路的相位差為：

[θek=θik-θok] （3）

在若干個周期內(nèi)，環(huán)路對同步時鐘信號的相位調(diào)整依[θek]的正、負(fù)而增加或減少[Δ]弧度。從鑒相器到相位選擇控制信號作用下相位的調(diào)整過程，可以看作是對相位差的一種簡單量化過程，量化關(guān)系為：

當(dāng)[θik-θok>0]時，[Q[θek]=+1]

當(dāng)[θik-θok<0]時，[Q[θek]=-1]

用[D·]代表濾波器對量化結(jié)果的運(yùn)算，當(dāng)出現(xiàn)[N]（[N]為正整數(shù)）個[Q[θek]=+1，]濾波器輸出一個+1；當(dāng)出現(xiàn)[N]個[Q[θek]=-1，]濾波器輸出一個-1。即：

當(dāng)[θik-θok>0]時，[DQ[θek+N]=+1]

當(dāng)[θik-θok<0]時，[DQ[θek+N]=-1]

這樣環(huán)路的相位方程為：[θok+N+1=θok+N+Δ·DQ[θek+N]] （4）

初始條件是：[θo0=0。]

即：

[ θek+N+1-θek+N+Δ·DQ[θek+N]=θik+N+1-θik+N] （5）

初始條件是：[θe0=θi0-θo0=θi0。]

當(dāng)輸入數(shù)據(jù)與同步時鐘信號速率相同，存在起始相差[θ，]即[θi0=θ，]那么：

[θek=θik-θok=θ-θok]

根據(jù)式（4）有環(huán)路輸出的相位：

[θok+N+1=θok+N+Δ·DQθ-θok+N] （6）

根據(jù)式（5）有環(huán)路相差：

[θek+N+1=θek+N-Δ·DQθ-θok+N] （7）

由式（6）和（7）可知，當(dāng)[k]值很大，即環(huán)路處于鎖定狀態(tài)時，環(huán)路相差仍然存在穩(wěn)態(tài)擺動，擺幅就是相位調(diào)整步長[Δ，]其對應(yīng)的同步時間小于[π2ΔNT] s。同時可知，同步的建立過程不僅與初始相差有關(guān)，還與相位調(diào)整步長的大小有關(guān)：[θ]越小，[Δ]越大，同步的建立時間越短；[θ]越大，[Δ]越小，同步的建立時間越長；最壞情況下，即當(dāng)初始相差為[π2]時就是[π2ΔNT。]但是另一方面，[Δ]越大，則相位調(diào)整精度越小，環(huán)路的抖動容限就越低。

根據(jù)上述分析，同步建立時間與穩(wěn)態(tài)相差對電路的要求時矛盾的，這就要求在設(shè)計鑒相器時需要折衷考慮；同時環(huán)路中的濾波器抗噪程度對環(huán)路的性能和同步建立時間的影響也是相反的，這在設(shè)計電路時也需要加以考慮。

2 電路設(shè)計與仿真

基于前面的分析，考慮到處理數(shù)據(jù)為2.5 Gb/s差分?jǐn)?shù)據(jù)，數(shù)據(jù)速率較高，因此采用半速率結(jié)構(gòu)實現(xiàn)，降低數(shù)據(jù)速率，也降低了后續(xù)電路設(shè)計的壓力。因此在進(jìn)行時鐘與數(shù)據(jù)的相位誤差比較之前，首先要進(jìn)行數(shù)據(jù)的1∶2解復(fù)用；其次要完成數(shù)據(jù)與時鐘的鑒相操作。由于采用數(shù)字濾波器，CDR環(huán)路中不包含VCO，因此是一個純相位調(diào)整系統(tǒng)，故鑒相器采用超前滯后采樣型鑒相器[7?11]。

半速率鑒相器的組成模塊圖如圖2所示。半速率鑒相器由1∶2解復(fù)用模塊、數(shù)據(jù)采樣及邊沿檢測模塊、以及帶有流水線輸出的Mealy狀態(tài)機(jī)組成。其中1∶2解復(fù)用電路完成輸入數(shù)據(jù)1∶2的串并轉(zhuǎn)換，從而降低后續(xù)電路的工作速率；數(shù)據(jù)采樣及邊沿檢測電路用于檢測輸入數(shù)據(jù)的跳變沿，從而判定數(shù)據(jù)與時鐘相比相位的超前或滯后；有限狀態(tài)機(jī)將檢測到的誤差信號消除不定態(tài)后輸出。

圖2 半速率鑒相器的框圖

2.1 1∶2解復(fù)用電路

1∶2解復(fù)用單元是半速率超前滯后采樣鑒相器的基本組成部分，通過接收緩沖器連接電纜等傳輸介質(zhì)。由于解復(fù)用的輸入數(shù)據(jù)速率很高，不能采用CMOS邏輯來完成，選用工作速率高的CML邏輯將2.5 Gb/s的高速串行數(shù)據(jù)解復(fù)用為兩路1.25 Gb/s的數(shù)據(jù)，有效降低了時鐘頻率，同時也降低鑒相器單元的設(shè)計難度。

2.2 鑒相器電路

鑒相器包含兩個模塊：數(shù)據(jù)邊沿檢測模塊PD_sample、不定態(tài)消除模塊PD_fsm，如圖3所示，其中左側(cè)虛線框內(nèi)的PD_sample采用類Alexander型鑒相器結(jié)構(gòu)，它首先將解復(fù)用后數(shù)據(jù)同步于時鐘完成對輸入數(shù)據(jù)的采樣，然后依據(jù)時鐘和數(shù)據(jù)的相位誤差以及相位調(diào)整精度的控制完成對數(shù)據(jù)邊沿的檢測，通過對數(shù)據(jù)邊沿的比較輸出產(chǎn)生超前滯后脈沖的控制信號s1，s2，s3，s4；右側(cè)虛線框內(nèi)的PD_fsm由兩個帶有流水線輸出的Mealy型狀態(tài)機(jī)組成，狀態(tài)機(jī)根據(jù)PD_sample輸出的信號將其轉(zhuǎn)化為對應(yīng)的超前滯后脈沖輸出。圖4為PD_fsm模塊的兩個有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖，F(xiàn)SM1的輸入信號即為PD_sample的輸出信號，其輸出信號為中間控制信號的f60，f61，也是FSM2的輸入信號；FSM2的輸出信號為半速率鑒相器的最終結(jié)果up、down，同時為了保證鑒相器為后續(xù)電路準(zhǔn)備好合適的信號，還將超前滯后脈沖的邏輯運(yùn)算結(jié)果upN，downN，updown，updownN等一并送出。

圖3 半速率鑒相器的電路原理圖

圖4 PD_fsm模塊的狀態(tài)轉(zhuǎn)移圖

鑒相器電路的引腳說明如表1所示。

表1 鑒相器引腳說明

[名稱＼&I/O＼&說明＼&clkI/clkIN＼&輸入＼&輸入的互補(bǔ)主時鐘，頻率1.25 GHz。＼&clkQ/clkQN＼&輸入＼&輸入的互補(bǔ)輔助時鐘，頻率1.25 GHz。＼&DmainP/ DmainN＼&輸入＼&輸入數(shù)據(jù)；clkmain高、低電平采樣的數(shù)據(jù)。＼&up/upN＼&輸出＼&超前脈沖信號，低有效；upN為up的

反相信號。＼&down/downN＼&輸出＼&滯后脈沖信號低有效；downN為down的

反相信號。＼&updown/updownN＼&輸出＼&超前滯后脈沖的與結(jié)果，用作全數(shù)字環(huán)中后續(xù)濾波器的使能信號；其中updownN比updown信號滯后半個時鐘周期。＼&]

2.3 仿真結(jié)果

為了保證仿真的全面性，采用數(shù)模混合的方法對電路進(jìn)行仿真[12]，輸入激勵為數(shù)字偽隨機(jī)序列（Pseudo Random Bit Sequence，PRBS），輸出超前、滯后脈沖如圖5所示，可以看出超前滯后脈沖信號上升下降時間很短，消除了可能出現(xiàn)的不定態(tài)。

圖5 鑒相器仿真波形圖

3 結(jié) 論

本文描述了高速全數(shù)字時鐘數(shù)據(jù)恢復(fù)環(huán)路中的關(guān)鍵電路——鑒相器的設(shè)計與仿真，通過全數(shù)字環(huán)路的建模分析，提出了一種全數(shù)字、半速率，可以消除不定態(tài)的鑒相器設(shè)計方案，并采用全定制的數(shù)字設(shè)計，采用SMIC 0.18 μm CMOS 混合信號工藝完成了電路的設(shè)計、仿真，結(jié)果表明該電路在2.5 Gb/s時鐘數(shù)據(jù)恢復(fù)電路中可以穩(wěn)定可靠地工作，符合預(yù)期要求。

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