周士昆　劉玉森　劉瑩

摘 要：當(dāng)今社會正朝著電子市場發(fā)展，越來越多的電子產(chǎn)品應(yīng)用于各個(gè)領(lǐng)域。而VHDL的發(fā)展也是飛速的，且越來越成熟。與傳統(tǒng)的設(shè)計(jì)相比，VHDL采用自頂向下的設(shè)計(jì)方法，打破了軟硬件的屏障，節(jié)約了大量的空間，降低了功耗，易于隨時(shí)修改程序，擁有很好的可修改性和移植共享性，克服了傳統(tǒng)設(shè)計(jì)的缺點(diǎn)。

關(guān)鍵詞：VHDL；數(shù)字；秒表；設(shè)計(jì)

中圖分類號：TN791 文獻(xiàn)標(biāo)識碼：A 文章編號：2095-6835（2014）14-0040-02

1 系統(tǒng)總設(shè)計(jì)

本設(shè)計(jì)包括開始、停止和清零，主要用于程序的啟動(dòng)、停止和清零。Clk的輸入信號為250 Hz，通過預(yù)置數(shù)端為計(jì)數(shù)器提供不同的頻率，實(shí)現(xiàn)不同的計(jì)數(shù)。預(yù)置數(shù)端實(shí)質(zhì)上是計(jì)數(shù)器，通過設(shè)置不同的初值，來實(shí)現(xiàn)不同的頻率。通過二分頻器為掃描電路提供脈沖信號，以實(shí)現(xiàn)數(shù)據(jù)的掃描，并送往顯示電路顯示。

2 系統(tǒng)模塊的實(shí)現(xiàn)

設(shè)計(jì)中的數(shù)據(jù)選擇器實(shí)質(zhì)上為六進(jìn)制加法計(jì)數(shù)器，通過clk信號進(jìn)行計(jì)數(shù)，每提供1個(gè)上升沿計(jì)數(shù)器加1，來實(shí)現(xiàn)要選擇的數(shù)，將其送往相應(yīng)的位進(jìn)行顯示。其中，"***"代表"000"-"100"，用來選擇datax，x為a-f，用來選擇不同的計(jì)數(shù)器。

3 結(jié)束語

通過本次設(shè)計(jì)，讀者對VHDL有了更深層次的了解。在設(shè)計(jì)中，采用預(yù)置分頻器，實(shí)現(xiàn)了不同頻率的輸入，使秒表可以實(shí)現(xiàn)多種計(jì)數(shù)?？梢詫⒃撁氡淼脑O(shè)計(jì)應(yīng)用到生活中的各個(gè)領(lǐng)域，比如體育比賽計(jì)時(shí)等。

參考文獻(xiàn)

[1]李國洪，胡輝，沈明山.EDA技術(shù)與實(shí)驗(yàn)[M].北京：機(jī)械工程出版社，2009.

〔編輯：李玨〕

Abstract： Todays society is moving in the electronics market， more and more electronic products used in various fields. But also the rapid development of VHDL， and more mature. Compared with the traditional design， VHDL using top-down design approach， breaking the barrier of hardware and software， saving a lot of space， reduced power consumption， easy to modify the program at any time， have a good transplant can be modified and shared resistance， to overcome the shortcomings of traditional design.

Key words： VHDL； figures； stopwatch； design

摘 要：當(dāng)今社會正朝著電子市場發(fā)展，越來越多的電子產(chǎn)品應(yīng)用于各個(gè)領(lǐng)域。而VHDL的發(fā)展也是飛速的，且越來越成熟。與傳統(tǒng)的設(shè)計(jì)相比，VHDL采用自頂向下的設(shè)計(jì)方法，打破了軟硬件的屏障，節(jié)約了大量的空間，降低了功耗，易于隨時(shí)修改程序，擁有很好的可修改性和移植共享性，克服了傳統(tǒng)設(shè)計(jì)的缺點(diǎn)。

關(guān)鍵詞：VHDL；數(shù)字；秒表；設(shè)計(jì)

中圖分類號：TN791 文獻(xiàn)標(biāo)識碼：A 文章編號：2095-6835（2014）14-0040-02

1 系統(tǒng)總設(shè)計(jì)

本設(shè)計(jì)包括開始、停止和清零，主要用于程序的啟動(dòng)、停止和清零。Clk的輸入信號為250 Hz，通過預(yù)置數(shù)端為計(jì)數(shù)器提供不同的頻率，實(shí)現(xiàn)不同的計(jì)數(shù)。預(yù)置數(shù)端實(shí)質(zhì)上是計(jì)數(shù)器，通過設(shè)置不同的初值，來實(shí)現(xiàn)不同的頻率。通過二分頻器為掃描電路提供脈沖信號，以實(shí)現(xiàn)數(shù)據(jù)的掃描，并送往顯示電路顯示。

2 系統(tǒng)模塊的實(shí)現(xiàn)

設(shè)計(jì)中的數(shù)據(jù)選擇器實(shí)質(zhì)上為六進(jìn)制加法計(jì)數(shù)器，通過clk信號進(jìn)行計(jì)數(shù)，每提供1個(gè)上升沿計(jì)數(shù)器加1，來實(shí)現(xiàn)要選擇的數(shù)，將其送往相應(yīng)的位進(jìn)行顯示。其中，"***"代表"000"-"100"，用來選擇datax，x為a-f，用來選擇不同的計(jì)數(shù)器。

3 結(jié)束語

通過本次設(shè)計(jì)，讀者對VHDL有了更深層次的了解。在設(shè)計(jì)中，采用預(yù)置分頻器，實(shí)現(xiàn)了不同頻率的輸入，使秒表可以實(shí)現(xiàn)多種計(jì)數(shù)?？梢詫⒃撁氡淼脑O(shè)計(jì)應(yīng)用到生活中的各個(gè)領(lǐng)域，比如體育比賽計(jì)時(shí)等。

參考文獻(xiàn)

[1]李國洪，胡輝，沈明山.EDA技術(shù)與實(shí)驗(yàn)[M].北京：機(jī)械工程出版社，2009.

〔編輯：李玨〕

Abstract： Todays society is moving in the electronics market， more and more electronic products used in various fields. But also the rapid development of VHDL， and more mature. Compared with the traditional design， VHDL using top-down design approach， breaking the barrier of hardware and software， saving a lot of space， reduced power consumption， easy to modify the program at any time， have a good transplant can be modified and shared resistance， to overcome the shortcomings of traditional design.

Key words： VHDL； figures； stopwatch； design

摘 要：當(dāng)今社會正朝著電子市場發(fā)展，越來越多的電子產(chǎn)品應(yīng)用于各個(gè)領(lǐng)域。而VHDL的發(fā)展也是飛速的，且越來越成熟。與傳統(tǒng)的設(shè)計(jì)相比，VHDL采用自頂向下的設(shè)計(jì)方法，打破了軟硬件的屏障，節(jié)約了大量的空間，降低了功耗，易于隨時(shí)修改程序，擁有很好的可修改性和移植共享性，克服了傳統(tǒng)設(shè)計(jì)的缺點(diǎn)。

關(guān)鍵詞：VHDL；數(shù)字；秒表；設(shè)計(jì)

中圖分類號：TN791 文獻(xiàn)標(biāo)識碼：A 文章編號：2095-6835（2014）14-0040-02

1 系統(tǒng)總設(shè)計(jì)

本設(shè)計(jì)包括開始、停止和清零，主要用于程序的啟動(dòng)、停止和清零。Clk的輸入信號為250 Hz，通過預(yù)置數(shù)端為計(jì)數(shù)器提供不同的頻率，實(shí)現(xiàn)不同的計(jì)數(shù)。預(yù)置數(shù)端實(shí)質(zhì)上是計(jì)數(shù)器，通過設(shè)置不同的初值，來實(shí)現(xiàn)不同的頻率。通過二分頻器為掃描電路提供脈沖信號，以實(shí)現(xiàn)數(shù)據(jù)的掃描，并送往顯示電路顯示。

2 系統(tǒng)模塊的實(shí)現(xiàn)

設(shè)計(jì)中的數(shù)據(jù)選擇器實(shí)質(zhì)上為六進(jìn)制加法計(jì)數(shù)器，通過clk信號進(jìn)行計(jì)數(shù)，每提供1個(gè)上升沿計(jì)數(shù)器加1，來實(shí)現(xiàn)要選擇的數(shù)，將其送往相應(yīng)的位進(jìn)行顯示。其中，"***"代表"000"-"100"，用來選擇datax，x為a-f，用來選擇不同的計(jì)數(shù)器。

3 結(jié)束語

通過本次設(shè)計(jì)，讀者對VHDL有了更深層次的了解。在設(shè)計(jì)中，采用預(yù)置分頻器，實(shí)現(xiàn)了不同頻率的輸入，使秒表可以實(shí)現(xiàn)多種計(jì)數(shù)。可以將該秒表的設(shè)計(jì)應(yīng)用到生活中的各個(gè)領(lǐng)域，比如體育比賽計(jì)時(shí)等。

參考文獻(xiàn)

[1]李國洪，胡輝，沈明山.EDA技術(shù)與實(shí)驗(yàn)[M].北京：機(jī)械工程出版社，2009.

〔編輯：李玨〕

Abstract： Todays society is moving in the electronics market， more and more electronic products used in various fields. But also the rapid development of VHDL， and more mature. Compared with the traditional design， VHDL using top-down design approach， breaking the barrier of hardware and software， saving a lot of space， reduced power consumption， easy to modify the program at any time， have a good transplant can be modified and shared resistance， to overcome the shortcomings of traditional design.

Key words： VHDL； figures； stopwatch； design