基于FPGA的LED點(diǎn)陣系統(tǒng)控制器的設(shè)計(jì)與實(shí)現(xiàn)

陸欣云，陳 巍，張 軍

（南京工程學(xué)院 創(chuàng)新學(xué)院，江蘇 南京 211167）

1 引 言

隨著LED技術(shù)的不斷發(fā)展，LED顯示屏以其可靠性高、使用壽命長(zhǎng)、亮度高、色彩豐富、大小定制方便等優(yōu)越性被廣泛應(yīng)用于車(chē)站、商場(chǎng)、銀行、醫(yī)院等場(chǎng)所。由于LED顯示屏的形狀和應(yīng)用場(chǎng)合的不同使它的種類(lèi)極其豐富，因此對(duì)不同屏體的控制方式會(huì)有廣泛而深入的設(shè)計(jì)與研究需求。FPGA是高速數(shù)字系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)的一大利器，以其為核心實(shí)現(xiàn)的點(diǎn)陣控制器具有數(shù)據(jù)處理量大、實(shí)時(shí)性高、控制更加靈活、運(yùn)行更加穩(wěn)定等優(yōu)點(diǎn)［1］。本文介紹了一種基于FPGA器件以FSM方式實(shí)現(xiàn)的控制方法，所控制的LED顯示屏可應(yīng)用于銀行和醫(yī)院的叫號(hào)系統(tǒng)中。

2 LED點(diǎn)陣系統(tǒng)的框架

LED點(diǎn)陣系統(tǒng)主要由LED點(diǎn)陣模塊及其驅(qū)動(dòng)電路、基于FPGA的LED點(diǎn)陣控制器、PC機(jī)監(jiān)控終端及應(yīng)用軟件三大部分構(gòu)成。

圖1是一個(gè)LED點(diǎn)陣系統(tǒng)的總體結(jié)構(gòu)，其中控制器負(fù)責(zé)接收、轉(zhuǎn)換和處理點(diǎn)陣顯示數(shù)據(jù)，并將顯示數(shù)據(jù)以特定的時(shí)序傳輸給驅(qū)動(dòng)電路，是LED點(diǎn)陣系統(tǒng)的核心部分［2］。它的性能直接決定了顯示屏的顯示效果以及整個(gè)系統(tǒng)的穩(wěn)定性。

圖1 LED點(diǎn)陣系統(tǒng)的總體結(jié)構(gòu)Fig.1 Gross structure of the LED matrix system

3 LED點(diǎn)陣控制器模塊設(shè)計(jì)

本控制器將完成一個(gè)分辨率為128×64的雙基色LED顯示屏的控制，其中單元板為64×32顯示像素，1／16掃描方式。設(shè)計(jì)可以完成4行16×16的漢字或16×8的字符的顯示任務(wù)?？刂破髡w采用頂層原理圖輸入設(shè)計(jì)方式［3］。根據(jù)控制器所應(yīng)完成的功能將由FPGA完成的部分劃分成串口通信模塊、雙口RAM模塊、顯示數(shù)據(jù)處理與傳輸模塊、工作時(shí)鐘發(fā)生器模塊等四大模塊。雙口RAM模塊由可參數(shù)化宏功能模塊定制而成，其他模塊以Verilog語(yǔ)言描述內(nèi)部邏輯。FPGA內(nèi)部結(jié)構(gòu)及模塊之間的連接關(guān)系如圖1所示。FPGA內(nèi)部頂層設(shè)計(jì)原理圖如圖2所示。

圖2 FPGA內(nèi)部頂層設(shè)計(jì)原理圖Fig.2 Top－level schematic of internal FPGA

3.1 串口通信模塊UART＿RX

控制器中的串口通信模塊負(fù)責(zé)接收PC機(jī)發(fā)送給它的速率為9600bps的顯示數(shù)據(jù)。輸入信號(hào)包括串行數(shù)據(jù)輸入端rs232＿rx，50MHz系統(tǒng)時(shí)鐘clk，復(fù)位信號(hào)rst。輸出信號(hào)有串轉(zhuǎn)并之后的8位字節(jié)數(shù)據(jù)rx＿data［7..0］以及存儲(chǔ)地址數(shù)據(jù)addr＿ram［7..0］，模塊根據(jù)接收到的控制字節(jié)將接收到的數(shù)據(jù)在不同的數(shù)據(jù)端口輸出以提供給相應(yīng)的雙口RAM模塊［4］。

串口通信模塊通過(guò)接收波特率時(shí)鐘位clk＿bps＿r在高電平期間來(lái)讀取串行數(shù)據(jù)，因此clk＿bps＿r必須與接收到的串行數(shù)據(jù)速率同步，設(shè)計(jì)中在一位串行數(shù)據(jù)的中間時(shí)刻產(chǎn)生一個(gè)時(shí)鐘周期的clk＿bps＿r的高電平用來(lái)讀取這一位數(shù)據(jù)以確保數(shù)據(jù)在穩(wěn)定期間的可靠接收。

通過(guò)接收位數(shù)計(jì)數(shù)器rx＿bit＿cnt來(lái)指示一個(gè)字節(jié)串行數(shù)據(jù)的接收進(jìn)度，當(dāng)串口通信參數(shù)設(shè)置為8位數(shù)據(jù)位、1位停止位、無(wú)奇偶校驗(yàn)位的情況時(shí)，當(dāng)rx＿bit＿cnt變?yōu)?0之后的下一個(gè)clk脈沖，一個(gè)字節(jié)數(shù)據(jù)接收已結(jié)束，若該字節(jié)是一幀數(shù)據(jù)的第一個(gè)字節(jié)，它屬于這幀數(shù)據(jù)的控制字節(jié)，它決定了后續(xù)顯示數(shù)據(jù)的存儲(chǔ)位置或顯示方式的要求。對(duì)于4個(gè)RAM模塊通過(guò)標(biāo)志位flag從1到4變化來(lái)決定將數(shù)據(jù)存入RAM1～RAM4.串口接收的一幀數(shù)據(jù)包括第一個(gè)字節(jié)的控制字節(jié)以及后續(xù)256字節(jié)的顯示數(shù)據(jù)，串口接收每一個(gè)字節(jié)的信號(hào)時(shí)序如圖3所示。

圖3 串口接收每一個(gè)字節(jié)的信號(hào)時(shí)序Fig.3 Timing diagram of serial port receive a Byte data

接收波特率啟動(dòng)位bps＿start＿r在高電平時(shí)期表示串口正處于接收階段，它的下降沿意味著一個(gè)字節(jié)數(shù)據(jù)接收的結(jié)束，因此將它的下降沿取反作為寫(xiě)RAM的時(shí)鐘信號(hào)wclk。

3.2 雙口RAM 模塊LPM＿RAM＿DP

在控制器中，運(yùn)用可參數(shù)化宏功能模塊定制了4個(gè)容量分別為256個(gè)字節(jié)雙口RAM模塊用來(lái)存儲(chǔ)從串口通信模塊中接收到的點(diǎn)陣字模數(shù)據(jù)，每一個(gè)RAM模塊可以提供點(diǎn)陣一行漢字顯示的字模數(shù)據(jù)，這種對(duì)應(yīng)點(diǎn)陣屏的不同區(qū)域配置不同的RAM模塊給控制的靈活性帶來(lái)了很大的方便。將每一個(gè)顯示區(qū)域稱(chēng)為一個(gè)顯示塊，4個(gè)RAM與對(duì)應(yīng)的顯示塊的分配劃分情況如圖4所示。雙口RAM器件擁有兩套獨(dú)立的數(shù)據(jù)和時(shí)鐘端口，可以同時(shí)進(jìn)行讀寫(xiě)操作［5］，雙口RAM器件一方面在存儲(chǔ)串口通信模塊接收的數(shù)據(jù)，另一方面同時(shí)提供數(shù)據(jù)給數(shù)據(jù)處理與傳輸模塊讀取。

圖4 雙口RAM模塊與點(diǎn)陣顯示器區(qū)域分配圖Fig.4 Dual－port RAM modules and LED matrix display area allocation diagram

模塊中data［7..0］為8位的數(shù)據(jù)輸入端口，wraddress［7..0］為8位的地址數(shù)據(jù)輸入端口，wren為寫(xiě)使能端，rdaddress［7..0］為8位的讀數(shù)據(jù)地址端口，wrclock為寫(xiě)時(shí)鐘信號(hào)，rdclock為讀時(shí)鐘信號(hào)。q［7..0］為8位的數(shù)據(jù)輸出端口。

3.3 顯示數(shù)據(jù)處理與傳輸模塊LedMatrix

顯示數(shù)據(jù)處理與傳輸模塊是控制器的核心模塊，它一方面讀取雙口RAM的顯示數(shù)據(jù)，另一方面要產(chǎn)生直接控制點(diǎn)陣屏的時(shí)序信號(hào)。

模塊中輸入信號(hào)包括讀取RAM的數(shù)據(jù)輸入端data1［7..0］～ data4［7..0］，工作時(shí)鐘輸入端clk1以及復(fù)位信號(hào)輸入端Rst，輸出信號(hào)包括送給點(diǎn)陣屏四行紅色數(shù)據(jù)R1～R4，四行綠色數(shù)據(jù)G1～G4，上半屏的行驅(qū)動(dòng)碼 DCBA［3..0］，串行移位時(shí)鐘信號(hào)SH，輸出數(shù)據(jù)鎖存信號(hào)ST，顯示數(shù)據(jù)輸出使能信號(hào)OE，與其相并列的還有下半屏的行驅(qū)動(dòng)碼 DCBA1［3..0］，SH1、ST1、OE1，可見(jiàn)點(diǎn)陣屏上半部分和下半部分是并行獨(dú)立運(yùn)行的。

由于LED顯示屏是一個(gè)多掃描線(xiàn)系統(tǒng)，在多個(gè)掃描線(xiàn)選中對(duì)應(yīng)區(qū)域的某一行時(shí)，可以通過(guò)FPGA將各行顯示數(shù)據(jù)同時(shí)串行送出，而每一行送出的串行數(shù)據(jù)的工作時(shí)序是一致的，每一個(gè)掃描周期的時(shí)序非常適合用有限狀態(tài)機(jī)（FSM）來(lái)描述［1］。

在用狀態(tài)機(jī)描述某一行所有列數(shù)據(jù)輸入信號(hào)時(shí)序時(shí)，可以根據(jù)點(diǎn)陣屏所需輸入控制信號(hào)時(shí)序來(lái)對(duì)狀態(tài)機(jī)進(jìn)行狀態(tài)編碼，即采取直接輸出型狀態(tài)編碼方式，將狀態(tài)編碼的每一位直接作為一個(gè)控制信號(hào)，因此可以根據(jù)驅(qū)動(dòng)電路信號(hào)時(shí)序要求列出控制信號(hào)狀態(tài)編碼表如表1。

表1 控制信號(hào)狀態(tài)編碼表Tab.1 State coding list of the control signal

狀態(tài)位直接輸出型編碼方式的狀態(tài)機(jī)的優(yōu)點(diǎn)是輸出速度快，不大可能出現(xiàn)毛刺現(xiàn)象，描述狀態(tài)轉(zhuǎn)換過(guò)程清晰。缺點(diǎn)是可能會(huì)比其他方式耗費(fèi)多一些的邏輯單元［6］。由表1可見(jiàn)完成一場(chǎng)數(shù)據(jù)的傳送由11個(gè)狀態(tài)構(gòu)成，將系統(tǒng)時(shí)鐘分頻后得到1的工作時(shí)鐘clk1提供給狀態(tài)機(jī)作為主控時(shí)鐘，當(dāng)進(jìn)入某一行列數(shù)據(jù)傳送的狀態(tài)機(jī)工作過(guò)程是一個(gè)時(shí)間長(zhǎng)度確定的循環(huán)過(guò)程。每一輪的狀態(tài)循環(huán)過(guò)程通過(guò)clk2時(shí)鐘的上升沿作為一個(gè)起始信號(hào)，同時(shí)也是行掃描信號(hào)ScanCode轉(zhuǎn)換的觸發(fā)信號(hào)，而clk2的周期作為每一行的掃描時(shí)間。在狀態(tài)機(jī)的一次循環(huán)過(guò)程中起始和結(jié)束狀態(tài)都處于idle狀態(tài)，若所預(yù)設(shè)的行掃描時(shí)間大于一行數(shù)據(jù)的傳送時(shí)間，數(shù)據(jù)傳送結(jié)束后就會(huì)有一段時(shí)間的idle狀態(tài)。用clk2的高電平表示數(shù)據(jù)處于傳輸過(guò)程中，低電平表示一行數(shù)據(jù)傳輸結(jié)束，那么idle狀態(tài)的下一個(gè)次態(tài)取決于clk2的邏輯電平。這樣就可以確保狀態(tài)之間的正常轉(zhuǎn)換，避免出現(xiàn)在行掃描信號(hào)未轉(zhuǎn)換之前就提前傳送了下一行的數(shù)據(jù)而造成時(shí)序混亂。這種狀態(tài)轉(zhuǎn)換機(jī)制可以方便調(diào)節(jié)掃描周期的長(zhǎng)短和傳送數(shù)據(jù)量的變化［7］。

一行字模數(shù)據(jù)的每一個(gè)字節(jié)的第一位數(shù)據(jù)傳送是通過(guò)idle～S3狀態(tài)來(lái)完成，后續(xù)的7位通過(guò)S4～S7的7次循環(huán)來(lái)完成。一個(gè)字節(jié)傳送結(jié)束后S7狀態(tài)會(huì)根據(jù)是否需要傳送下一個(gè)字節(jié)選擇轉(zhuǎn)移到idle狀態(tài)或S8狀態(tài)，根據(jù)一行列數(shù)據(jù)所需要傳送的字節(jié)數(shù)來(lái)決定從S7到idle的循環(huán)次數(shù)。設(shè)計(jì)中用到的點(diǎn)陣屏一行有128個(gè)LED，因此大循環(huán)需要有16次。計(jì)數(shù)器變量byte＿cnt計(jì)到最大值15時(shí)說(shuō)明列數(shù)據(jù)已傳送結(jié)束。在隨后的S8～S10狀態(tài)是一段消隱區(qū)，通過(guò)計(jì)數(shù)器s＿cnt來(lái)控制消隱周期的長(zhǎng)短，從而實(shí)現(xiàn)對(duì)像點(diǎn)的灰度控制，并且控制模塊在這一段送出鎖存信號(hào)將前端送出的數(shù)據(jù)鎖存到列驅(qū)動(dòng)芯片的管腳上［8］。

圖5 狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖Fig.5 State transition diagram of the state machine

整個(gè)狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖如圖5所示。

點(diǎn)陣控制器讀取RAM一行列數(shù)據(jù)的第一個(gè)字節(jié)工作時(shí)序如圖6（a）所示，以clk2的上升沿到來(lái)作為一行掃描的起始信號(hào)，行掃描碼ScanCode會(huì)加1，讀RAM的地址信號(hào)Raddress［7∶0］＝｛ScanCode［3∶0］，byte＿cnt［3∶0］｝也隨之改變，即準(zhǔn)備好了讀取RAM的地址信號(hào)。接著在S1狀態(tài)，Load裝載信號(hào)的下降沿就會(huì)到來(lái)，Load信號(hào)通過(guò)取反作為讀RAM的時(shí)鐘信號(hào)，4個(gè)RAM的數(shù)據(jù)輸出口即刻就有對(duì)應(yīng)地址的數(shù)據(jù)輸出到相應(yīng)的data1至data4端口。在隨后的S2狀態(tài)，clk3上升沿的來(lái)臨將data1至data4端口的數(shù)據(jù)裝載到寄存器reg1至reg4。根據(jù)狀態(tài)機(jī)的設(shè)計(jì)，clk3上升沿的產(chǎn)生總要比Load的下降沿到來(lái)延遲一個(gè)狀態(tài)周期，這樣，讀時(shí)鐘信號(hào)會(huì)比地址信號(hào)延遲一個(gè)狀態(tài)周期，而數(shù)據(jù)裝載信號(hào)又比數(shù)據(jù)從端口輸出延遲一個(gè)狀態(tài)周期，因此電路不會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象［5］。

點(diǎn)陣控制器讀取RAM一行列數(shù)據(jù)的后15個(gè)字節(jié)數(shù)據(jù)的其中一個(gè)工作時(shí)序如圖6（b）所示。在一行列數(shù)據(jù)后續(xù)的15個(gè)字節(jié)讀取過(guò)程中，當(dāng)上一個(gè)字節(jié)傳送至最后一位的S4～S7狀態(tài)過(guò)程中，在進(jìn)入S7狀態(tài)時(shí)，由于b＿cnt已計(jì)數(shù)到7，但整個(gè)一行列數(shù)據(jù)還未傳送結(jié)束，即byte＿cnt！＝15；因此S7的下一個(gè)狀態(tài)會(huì)進(jìn)入idle，同時(shí)byte＿cnt會(huì)加1，會(huì)導(dǎo)致讀RAM的地址Raddress隨之改變。在S7之后的idle狀態(tài)clk3會(huì)歸零，在隨后的S1狀態(tài)會(huì)出現(xiàn)Load的下降沿將對(duì)應(yīng)地址的數(shù)據(jù)從RAM數(shù)據(jù)端口輸出，接著在S2狀態(tài)出現(xiàn)clk3的上升沿，將RAM數(shù)據(jù)裝載到相應(yīng)的寄存器［9］。

圖6 讀RAM數(shù)據(jù)的工作時(shí)序圖Fig.6 Read operation timing diagram of the RAM

3.4 工作時(shí)鐘發(fā)生器模塊Sourceclk1

工作時(shí)鐘發(fā)生器模塊主要是對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻得到給顯示數(shù)據(jù)處理與傳輸模塊的工作時(shí)鐘clk1，系統(tǒng)時(shí)鐘的頻率是50MHz，顯示數(shù)據(jù)處理與傳輸模塊的工作時(shí)鐘有1MHz已足以滿(mǎn)足控制器的速度要求，因此設(shè)計(jì)中對(duì)系統(tǒng)時(shí)鐘進(jìn)行50分頻得到了1MHz的工作時(shí)鐘clk1提供給顯示數(shù)據(jù)處理與傳輸模塊［10］。

4 系統(tǒng)仿真及功能分析

在Quartus II集成開(kāi)發(fā)平臺(tái)上可以對(duì)所設(shè)計(jì)的電路進(jìn)行功能仿真，譯碼器的四位輸入信號(hào)由行驅(qū)動(dòng)碼DCBA［3..0］提供，而行掃描信號(hào)Scan－Code［3..0］負(fù)責(zé)在行驅(qū)動(dòng)碼送出之前先將下一行將要顯示的列數(shù)據(jù)送到列驅(qū)動(dòng)芯片的寄存器內(nèi)，直到一行數(shù)據(jù)傳送結(jié)束后由ST信號(hào)的上升沿將列驅(qū)動(dòng)芯片寄存器內(nèi)的數(shù)據(jù)鎖存到管腳上輸出。一行點(diǎn)陣掃描顯示的仿真波形前端部分如圖7所示。從圖中可以看到基準(zhǔn)線(xiàn)標(biāo)在clk2上升沿即數(shù)據(jù)傳輸時(shí)刻的開(kāi)始，行掃描信號(hào)由0001轉(zhuǎn)換到0010，控制器進(jìn)入第三行列數(shù)據(jù)的傳送過(guò)程，此時(shí)送給點(diǎn)陣屏的行驅(qū)動(dòng)碼DCBA還停留在0001階段。在下一行列數(shù)據(jù)未傳送結(jié)束鎖存到管腳輸出之前，點(diǎn)陣屏應(yīng)保持上一行的選通狀態(tài)［11］。

仿真波形后端部分如圖8所示，基準(zhǔn)線(xiàn)標(biāo)在clk2下降沿即數(shù)據(jù)傳輸結(jié)束的位置，隨后信號(hào)OE跳變?yōu)楦唠娖竭M(jìn)入顯示數(shù)據(jù)的消隱時(shí)期，隨后的ST上升沿信號(hào)將74HC595移位寄存器中的數(shù)據(jù)鎖存到引腳上，待數(shù)據(jù)穩(wěn)定后消隱結(jié)束，立刻啟動(dòng)行驅(qū)動(dòng)碼DCBA轉(zhuǎn)成0010，將剛剛得到的數(shù)據(jù)在下一行顯示。

圖7 一行掃描的狀態(tài)轉(zhuǎn)換仿真波形前端部分Fig.7 Front part local magnify simulation waveforms

圖8 一行掃描的狀態(tài)轉(zhuǎn)換仿真波形后端部分Fig.8 End part local magnify simulation waveforms

LED點(diǎn)陣控制器總體工作仿真波形如圖9所示。

圖9 LED點(diǎn)陣控制器總體工作仿真波形Fig.9 Global simulation waveforms of the LED matrix controller

從時(shí)序波形可以看出滿(mǎn)足設(shè)計(jì)要求。在Quartus II 9.1環(huán)境下采用 Altera公司 Cyclone II系列的FPGA芯片EP2C5T144C8N進(jìn)行綜合驗(yàn)證，控制器能可靠地實(shí)現(xiàn)文字和位圖的顯示功能，通過(guò)一幀數(shù)據(jù)的控制字節(jié)來(lái)控制不同的顯示模式以實(shí)現(xiàn)文字或位圖的移動(dòng)變換顯示。

5 結(jié) 論

LED點(diǎn)陣系統(tǒng)有著廣泛的應(yīng)用領(lǐng)域，在其應(yīng)用的早期階段往往采用單片機(jī)對(duì)其控制。隨著LED點(diǎn)陣技術(shù)的不斷發(fā)展，大尺寸全彩同步LED顯示屏已經(jīng)應(yīng)用于我們的生活，對(duì)于這種多掃描線(xiàn)、大數(shù)據(jù)量轉(zhuǎn)換處理的場(chǎng)合使用FPGA器件無(wú)疑會(huì)帶來(lái)很大的優(yōu)勢(shì)。本文根據(jù)不同應(yīng)用場(chǎng)合對(duì)LED顯示屏的需求，提出了基于FPGA以有限狀態(tài)機(jī)的設(shè)計(jì)方法來(lái)構(gòu)建的點(diǎn)陣控制器對(duì)不同的顯示區(qū)域配置獨(dú)立的雙口RAM，因此能方便通過(guò)配置RAM的容量與數(shù)量來(lái)實(shí)現(xiàn)控制不同尺寸的屏體?？刂破鲗?duì)消隱區(qū)周期計(jì)數(shù)器的調(diào)節(jié)能方便調(diào)節(jié)像點(diǎn)的不同灰度。控制器的設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單、控制邏輯清晰、可擴(kuò)展性強(qiáng)。在很多場(chǎng)合有一定的實(shí)用價(jià)值。

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