鄧彬偉，劉崇漢

（1.湖北理工學(xué)院 電氣與電子信息工程學(xué)院，湖北 黃石435003；2.南方衛(wèi)理公會(huì)大學(xué) 物理系，德克薩斯州 達(dá)拉斯75275）

0 引 言

在高輻射下的高速傳輸問(wèn)題則是目前國(guó)內(nèi)外，特別是高能物理實(shí)驗(yàn)方面要解決的關(guān)鍵問(wèn)題之一［1－3］。歐洲核子中心的LHC （大型強(qiáng)子對(duì)撞機(jī)）項(xiàng)目正面臨這一挑戰(zhàn)［4，5］。LOC即芯片鏈路 （link－on－chip）是針對(duì)LHC ATLAS項(xiàng)目中更新的每FEB2 100Gbps數(shù)據(jù)帶寬的光纖鏈路設(shè)計(jì)項(xiàng)目的一個(gè)概念［6，7］。其中，LOCic是針對(duì)ATLAS液氬量能器前端電子單元的一個(gè)兩通道耐輻射低功耗高速串行傳輸器［8］。它針對(duì)前端系統(tǒng)的AD 采樣數(shù)據(jù)進(jìn)行組幀，接著通過(guò)高速串行化單元后使用光纖進(jìn)行每通道高達(dá)5Gpbs的傳輸。由于在強(qiáng)微粒子輻射環(huán)境下發(fā)送數(shù)據(jù)時(shí)，數(shù)據(jù)流中會(huì)發(fā)生數(shù)據(jù)位上的連續(xù)多位差錯(cuò)和數(shù)據(jù)流位滑動(dòng)錯(cuò)誤，因而在后端需通過(guò)解碼和數(shù)據(jù)恢復(fù)處理。針對(duì)以上情況，本文基于Stratix II GX FPGA 設(shè)計(jì)了模擬以上差錯(cuò)現(xiàn)象的差錯(cuò)注入器，用于后端數(shù)據(jù)解碼和恢復(fù)系統(tǒng)的設(shè)計(jì)與測(cè)試。整個(gè)差錯(cuò)注入器通過(guò)按鍵控制和模擬可預(yù)置突發(fā)的數(shù)據(jù)流中1位和多位差錯(cuò)、數(shù)據(jù)流的1次和多次1位左或右移位滑動(dòng)。在Stratix II GX FPGA開發(fā)板上采用高可靠的SignalTapII［9，10］進(jìn)行大量測(cè)試和實(shí)驗(yàn)，結(jié)果表明差錯(cuò)注入器有效可行。

1 LOCic FPGA 系統(tǒng)簡(jiǎn)介

圖1給出了LOCic FPGA 系統(tǒng)總圖。LOCic FPGA 整體系統(tǒng)由ADC 數(shù)據(jù)產(chǎn)生器、數(shù)據(jù)幀生成和數(shù)據(jù)差錯(cuò)注入器、高速串行器組成數(shù)據(jù)編碼端，通過(guò)高速光纖進(jìn)入數(shù)據(jù)解碼端，由高速解串行器、解幀器和差錯(cuò)檢測(cè)器等組成。本文專門針對(duì)數(shù)據(jù)差錯(cuò)注入器部分的設(shè)計(jì)與實(shí)現(xiàn)及測(cè)試過(guò)程進(jìn)行介紹。全文將從LOCic數(shù)據(jù)幀格式、模擬數(shù)據(jù)生成原理與設(shè)計(jì)，F(xiàn)PGA在板測(cè)試、SignalTapII測(cè)試結(jié)果分析等幾方面展開。圖2給出帶差錯(cuò)注入器的數(shù)據(jù)編碼端在FPGA中實(shí)現(xiàn)的RTL。

圖1 LOCic FPGA 系統(tǒng)總圖

圖2 FPGA 數(shù)據(jù)編碼端RTL

2 差錯(cuò)注入器的總體設(shè)計(jì)

圖3給出了差錯(cuò)注入器功能總圖。差錯(cuò)注入器包括原始數(shù)據(jù)流產(chǎn)生器、數(shù)據(jù)流n位差錯(cuò)產(chǎn)生器、1～15位數(shù)據(jù)左移滑動(dòng)1位產(chǎn)生器、1～15位數(shù)據(jù)右移滑動(dòng)1位產(chǎn)生器、數(shù)據(jù)左移滑動(dòng)16位產(chǎn)生器、數(shù)據(jù)右移滑動(dòng)16位產(chǎn)生器和差錯(cuò)控制按鍵組成。

圖3 差錯(cuò)注入器功能

3 Statix II GX 開發(fā)板Stratix II GX

開發(fā)板采用Stratix II GX EP2SGX90EF1152C3FPGA，LE有90960個(gè)，16個(gè)傳輸器通道，傳輸速率可高達(dá)6.375Gbps，PLLs 8個(gè)，用戶IO口650個(gè)，板上25MHz和156.25MHz時(shí)鐘上，6個(gè)用戶定義的S1－S6按鍵式開關(guān)等功能［11］。

4 數(shù)據(jù)幀格式

LOCic數(shù)據(jù)幀格式如圖4 所示。其中幀頭由固定的1010定界并后跟H4－H7相關(guān)偽隨機(jī)碼進(jìn)行同步，然后是八路14位AD 數(shù)據(jù)，最后是8位CRC幀尾。因而一幀由8位幀頭、112位數(shù)據(jù)和8位CRC幀尾的128位組成。

5 差錯(cuò)注入器

5.1 模擬數(shù)據(jù)的生成

為便于在ALTERA的SignalTap II中分析數(shù)據(jù)流，采用了4位二進(jìn)制數(shù)從0b0000～0b1111組成的64位數(shù)據(jù)序列從中每次取112位做為數(shù)據(jù)循環(huán)產(chǎn)生，這112位加上8位header和8位CRC值構(gòu)成一個(gè)數(shù)據(jù)幀每一個(gè)時(shí)鐘產(chǎn)生16bits。

采用如上的模擬數(shù)據(jù)是基于以下三點(diǎn)：

（1）在進(jìn)行數(shù)據(jù)解碼端設(shè)計(jì)、調(diào)試和測(cè)試時(shí)需要對(duì)二進(jìn)制位流進(jìn)行分析，需要有一定的數(shù)據(jù)規(guī)律便于狀態(tài)機(jī)的設(shè)計(jì)與實(shí)現(xiàn)。

（2）當(dāng)沒(méi)有采用scrambler時(shí)，以高達(dá)5Gpbs的速率在GTX 中傳輸如果出現(xiàn)過(guò)多的連續(xù)的1或0，高速串行傳輸不能工作。

（3）每7個(gè)字中插入幀頭和CRC 組成的幀使得幀中的數(shù)據(jù)有一定長(zhǎng)度并有周期變化也有利于幀界區(qū)分進(jìn)行調(diào)試。

5.2 模擬差錯(cuò)的設(shè)計(jì)原理

（1）產(chǎn)生1－128bit差錯(cuò)

直接根據(jù)按鍵設(shè)置值對(duì)源幀數(shù)據(jù)流的數(shù)據(jù)相應(yīng)位取反實(shí)現(xiàn)。

（2）1～15位數(shù)據(jù)左、右移滑動(dòng)1位產(chǎn)生器

圖4 LOCic的數(shù)據(jù)幀格式

從一個(gè)時(shí)鐘16位位寬數(shù)據(jù)構(gòu)造成一個(gè)時(shí)鐘為32位位寬的數(shù)據(jù)。實(shí)現(xiàn)在一個(gè)時(shí)鐘內(nèi)1～15位中任意位的1位滑動(dòng)。構(gòu)造32位數(shù)據(jù)是因?yàn)樵诋a(chǎn)生數(shù)據(jù)左或右移時(shí)需要預(yù)測(cè)前1～15位數(shù)據(jù)。

（3）通過(guò)對(duì)時(shí)鐘上的數(shù)據(jù)延時(shí)實(shí)現(xiàn)數(shù)據(jù)的16 位右移滑動(dòng)。

（4）通過(guò)對(duì)產(chǎn)生數(shù)據(jù)流的提前操作和控制實(shí)現(xiàn)數(shù)據(jù)流16位左移滑動(dòng)。

5.3 模擬差錯(cuò)的具體設(shè)計(jì)

（1）拼接32位位寬數(shù)據(jù)

data32［31：00］＜＝｛data［15：0］，data32［31：16］｝；（2）1－128bit差錯(cuò)產(chǎn)生

通過(guò)S3，S4按鈕設(shè)置StartCnt寄存器值和PosCnt寄存器值產(chǎn)生需在數(shù)據(jù)流中產(chǎn)生差錯(cuò)的起始位和結(jié)束位置，并通過(guò)S6 按鈕觸發(fā)操作。在代碼實(shí)現(xiàn)上通過(guò)2 個(gè)嵌套的case語(yǔ)句來(lái)實(shí)現(xiàn)。

（3）1位左或右移滑動(dòng)

通過(guò)S2和S3按鈕來(lái)分別產(chǎn)生左、右移觸發(fā)，每按一次數(shù)據(jù)流就發(fā)生一次1位移位。并使用ShiftCnt寄存器記錄移位值。相應(yīng)操作采用case語(yǔ)句針對(duì)ShiftCnt的值來(lái)確定從data32中那一位的數(shù)據(jù)開始取16位做為數(shù)據(jù)輸出。

（4）數(shù)據(jù)16位右移滑動(dòng)

時(shí)鐘上的數(shù)據(jù)延時(shí)在實(shí)現(xiàn)上實(shí)際就是在ShiftCnt值出現(xiàn)從0xf到0x0變化時(shí)，保持上一操作不變即相當(dāng)于在2個(gè)時(shí)鐘上執(zhí)行了一次操作，來(lái)實(shí)現(xiàn)數(shù)據(jù)16右移滑動(dòng)。如表1所示當(dāng)在數(shù)據(jù)D1發(fā)生16位右移滑動(dòng)時(shí)，在第1，2這2個(gè)時(shí)鐘均出現(xiàn)D1，這樣在相同時(shí)鐘時(shí)刻數(shù)據(jù)流中的數(shù)據(jù)相對(duì)原數(shù)據(jù)右移16位。

表1 數(shù)據(jù)16位右移滑動(dòng)時(shí)數(shù)據(jù)流情況

（5）數(shù)據(jù)16位左移滑動(dòng)

為簡(jiǎn)單起見把連續(xù)7個(gè)16位數(shù)據(jù)及幀界 （即8位CRC和后一幀的8位幀頭）看成一個(gè)整體128位每個(gè)16位對(duì)應(yīng)一個(gè)時(shí)鐘。表2 給出了數(shù)據(jù)16 位左移滑動(dòng)時(shí)的數(shù)據(jù)流情況。由數(shù)據(jù)流的變化，需要在組幀時(shí)，提前給出下一個(gè)域的數(shù)據(jù)，同時(shí)在填加幀界時(shí)刻也需要提前。在FPGA 實(shí)現(xiàn)上通過(guò)組幀計(jì)數(shù)寄存器和控制域寄存器的變化來(lái)實(shí)現(xiàn)16位超前前移。

表2 數(shù)據(jù)16位左移滑動(dòng)時(shí)的數(shù)據(jù)流情況

6 測(cè)試結(jié)果

6.1 軟硬件環(huán)境

硬件：Stratix II GX 開 發(fā) 板。軟 件：Quartus II 12.1 64位。

6.2 相關(guān)參數(shù)說(shuō)明

未按鍵注入差錯(cuò)時(shí)的LOCic FPGA 系統(tǒng)的SignalTapII波形如圖5 所示。未移位之前因電路時(shí)序原因原始數(shù)據(jù)source－data與差錯(cuò)注入后將送入GTX 進(jìn)行串行化處理的數(shù)據(jù)流sdata相差5個(gè)時(shí)鐘。

SignalTapII：波形圖中寄存器說(shuō)明如下：

Source＿data：按數(shù)據(jù)幀格式生成的原始數(shù)據(jù)流

Sdata：差錯(cuò)注入后將送入GTX 進(jìn)行串行化處理的數(shù)據(jù)流

圖5 未按鍵注入差錯(cuò)時(shí)的LOCic FPGA 系統(tǒng)的SignalTapII波形

StartCnt：由S4按鍵設(shè)置的產(chǎn)生差錯(cuò)的起始位置位。

PosCnt：由S5按鍵設(shè)置的產(chǎn)生差錯(cuò)的結(jié)束位置位。

ShiftCnt：左移或右移滑動(dòng)操作后顯示的數(shù)據(jù)移位變化值。

Shift＿counter：接收端移位控制寄存器。

Synch＿status：接收端系統(tǒng)工作狀態(tài) （數(shù)值2 表示數(shù)據(jù)同步）。

Dataout：解碼并恢復(fù)后的數(shù)據(jù)流。

6.3 數(shù)據(jù)1位左移滑動(dòng)測(cè)試

左移滑動(dòng)前的數(shù)據(jù)情況如圖6 （a）、 （b）所示。圖6（b）中，1153 時(shí)鐘source＿data 為1100010010000000，5個(gè)時(shí)鐘后的1158時(shí)鐘的sdata也為1100010010000，其它相應(yīng)位的source＿data與sdata相一致，此時(shí)ShiftCnt為2h。當(dāng)發(fā)生數(shù)據(jù)1位左移滑動(dòng)后的SignalTapII波形如圖6 （c）、（d） 所 示。 在 1153 時(shí) 鐘 時(shí) 刻 source ＿data 為1101010110010001，5個(gè)時(shí)鐘后的1158 時(shí)鐘位的sdata為110101011001000，ShiftCnt為1h，sdata數(shù)據(jù)流從原來(lái)的相對(duì)source＿data滯后2bit，變?yōu)闇?bit，即相對(duì)原sdata數(shù)據(jù)流左移滑動(dòng)了1bit。

圖6 數(shù)據(jù)1位左移滑動(dòng)測(cè)試

6.4 數(shù)據(jù)1位右移滑動(dòng)測(cè)試

右移滑動(dòng)前的數(shù)據(jù)情況如圖5所示。1bit右移滑動(dòng)后的SignalTapII波形如圖7所示。

圖7 （b）中1153 時(shí) 鐘 時(shí) 的 數(shù) 據(jù)source＿data 是1001111010100000，后5個(gè)時(shí)鐘的sdata即1158 時(shí)鐘時(shí)的數(shù)據(jù)為1100111101010000，其第一位來(lái)自1157時(shí)鐘中的數(shù)據(jù)最后一位，自身的最后位進(jìn)入到1159時(shí)鐘的數(shù)據(jù)中的第1位?？梢韵鄳?yīng)比較source＿data和sdata數(shù)據(jù)流，可看到sdata相對(duì)應(yīng)的source＿data在串行時(shí)間上遲滯了1位。

6.5 位差錯(cuò)測(cè)試

采用按鍵S6觸發(fā)捕獲方式來(lái)觀察。圖8 （a）中source＿data在－6時(shí)鐘時(shí)的數(shù)據(jù)是89AB，觸發(fā)0－1位兩位錯(cuò)（StartCnt＝0，PosCnt＝1）時(shí)，在5個(gè)時(shí)鐘后的sdata的數(shù)據(jù)為89A8，在圖8 （b）中對(duì)應(yīng)S6＿down下降沿到達(dá)的第一個(gè)時(shí)鐘 （－1時(shí)鐘）時(shí)的對(duì)應(yīng)的sdataLSB 的2進(jìn)制顯示的確0－1位發(fā)生了變化。

6.6 5G 眼圖

圖9中給出了在FPGA LOCic中加入差錯(cuò)注入器后在20GHz帶寬的DSA72004數(shù)字示波器上通過(guò)高速串行器高速串行輸出的5G 眼圖。

7 結(jié) 論

通過(guò)基于Stratix II GX FPGA 實(shí)現(xiàn)了模擬因電子輻射引起的差錯(cuò)的狀況，采用SignalTapII驗(yàn)證了差錯(cuò)注入器設(shè)計(jì)的正確性，并為后端同步系統(tǒng)設(shè)計(jì)提供了支持，為整個(gè)的LOCic系統(tǒng)及解碼的開發(fā)打下了基礎(chǔ)。

圖7 數(shù)據(jù)1位右移滑動(dòng)測(cè)試

圖8 位差錯(cuò)測(cè)試

圖9 系統(tǒng)運(yùn)行時(shí)的高速串行輸出的眼圖

8 結(jié)束語(yǔ)

基于FPGA 的高速數(shù)據(jù)流差錯(cuò)注入器的設(shè)計(jì)，通過(guò)針對(duì)高輻射環(huán)境下引起的高速傳輸中數(shù)據(jù)發(fā)送端位差錯(cuò)和位滑現(xiàn)象的FPGA 實(shí)現(xiàn)，為L(zhǎng)HC的ATLAS的液氬量能器的前端數(shù)據(jù)讀出系統(tǒng)的數(shù)據(jù)恢復(fù)和解碼設(shè)計(jì)提供了設(shè)計(jì)、測(cè)試與調(diào)試基礎(chǔ)。通過(guò)基于硬件的SignalTapII進(jìn)行驗(yàn)證差錯(cuò)注入器設(shè)計(jì)充分證明了差錯(cuò)注入器電路設(shè)計(jì)的正確和可行性。目前其LOCic有關(guān)ASIC 部分即將流片，其接收解碼端也初步完成［12］。由于在差錯(cuò)注入器部分設(shè)計(jì)重點(diǎn)放在差錯(cuò)的注入方面，在FPGA 資源利用率、代碼結(jié)構(gòu)及優(yōu)化方面還需進(jìn)一步改進(jìn)。

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