基于FPGA的延時(shí)精確校準(zhǔn)在等效采樣中的應(yīng)用

劉文彬，朱名日*，鄭丹平，姚　鑫，潘　凱

(1.桂林電子科技大學(xué)電子工程與自動(dòng)化學(xué)院，廣西桂林541004; 2.桂林電子科技大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院，廣西桂林541004)

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基于FPGA的延時(shí)精確校準(zhǔn)在等效采樣中的應(yīng)用

劉文彬1，朱名日1*，鄭丹平2，姚鑫1，潘凱1

(1.桂林電子科技大學(xué)電子工程與自動(dòng)化學(xué)院，廣西桂林541004; 2.桂林電子科技大學(xué)計(jì)算機(jī)科學(xué)與工程學(xué)院，廣西桂林541004)

摘要:對(duì)一些高頻信號(hào)如超寬帶雷達(dá)回波信號(hào)，由于其帶寬通常在幾百兆以上很難對(duì)其進(jìn)行實(shí)時(shí)采樣，通常利用FPGA配合可編程延時(shí)芯片對(duì)回波信號(hào)進(jìn)行等效采樣。由于延時(shí)芯片延時(shí)值存在溫度漂移和各個(gè)延時(shí)芯片之間的延時(shí)值存在差異的問(wèn)題。設(shè)計(jì)了一種基于FPGA的延時(shí)精確校準(zhǔn)方案，使延時(shí)芯片的延時(shí)值隨溫度漂移最小化。實(shí)驗(yàn)結(jié)果表明該延時(shí)精確校準(zhǔn)方案可行，在高頻信號(hào)的采集中有很好的參考價(jià)值。

關(guān)鍵詞:FPGA;等效采樣;延時(shí)精確校準(zhǔn);溫度漂移

近年來(lái)，隨著數(shù)字化技術(shù)的發(fā)展，對(duì)高頻信號(hào)的采集越來(lái)越多，但由于受現(xiàn)有元器件的性能和成本的限制，普通的A/D轉(zhuǎn)換器很難對(duì)高頻信號(hào)實(shí)行實(shí)時(shí)采集，而取而代之的是等效采樣技術(shù)，可以實(shí)現(xiàn)周期信號(hào)或者重復(fù)信號(hào)的數(shù)字化，它利用信號(hào)的周期性，以增加采集時(shí)間為代價(jià)，降低對(duì)高速采樣電路的壓力，通過(guò)重組恢復(fù)原始信號(hào)。由于是將不同周期的采樣點(diǎn)重新組成一個(gè)完整的周期信號(hào)，任何定時(shí)抖動(dòng)或觸發(fā)點(diǎn)的變化都將導(dǎo)致采樣點(diǎn)的相位誤差，相位誤差的存在使得在重組信號(hào)時(shí)導(dǎo)致重建波形失真，這樣就降低了恢復(fù)波形的精度［1］。所以等效采樣技術(shù)中需要設(shè)計(jì)精密延時(shí)電路，才能保證采集高精度的高頻信號(hào)，因此，精密延時(shí)電路的設(shè)計(jì)是高速數(shù)據(jù)采集系統(tǒng)中的關(guān)鍵技術(shù)之一。

1　等效時(shí)間采樣原理

對(duì)于脈沖超寬帶雷達(dá)發(fā)射脈沖為高頻窄脈沖信號(hào)，其中心頻率一般在幾百兆以上。受限于模數(shù)轉(zhuǎn)換的帶寬和成本，通常采用等效采樣方式接收模擬回波信號(hào)，即在每個(gè)重復(fù)周期內(nèi)進(jìn)行適量次數(shù)的采樣，然后綜合所有采樣合成完整的輸入信號(hào)，從而將高頻信號(hào)變化為波形相似的低頻信號(hào)。取樣變換后新組成的重建信號(hào)是被采樣信號(hào)在頻域上被壓縮的低頻信號(hào)，該信號(hào)完全保留了原始信號(hào)包含的所有信息。由此可見(jiàn)，延時(shí)式等效采樣時(shí)序控制的關(guān)鍵在于同步時(shí)鐘信號(hào)的精準(zhǔn)相對(duì)延時(shí)控制［2－3］。

對(duì)一個(gè)完整雷達(dá)反射波的數(shù)據(jù)采集需要進(jìn)行多次采樣，每采一個(gè)樣，其延時(shí)時(shí)間要改變一次，這樣才能在多次采樣過(guò)程中，等效獲得一個(gè)雷達(dá)反射波不同時(shí)刻的樣點(diǎn)幅值［4－5］，這也是等效采樣技術(shù)的關(guān)鍵所在。因此，要求該延遲時(shí)間具有精度高的特點(diǎn)［6－7］。但是針對(duì)現(xiàn)有的延時(shí)芯片存在延時(shí)時(shí)間不夠精確，具體表現(xiàn)為延時(shí)時(shí)間有溫度漂移現(xiàn)象和各個(gè)延時(shí)芯片之間的延時(shí)有差異，導(dǎo)致采樣點(diǎn)的相位誤差，相位誤差的存在使得在重組信號(hào)時(shí)導(dǎo)致重建波形失真，針對(duì)這個(gè)問(wèn)題我們?cè)O(shè)計(jì)了對(duì)延時(shí)芯片延時(shí)值進(jìn)行延時(shí)精確校準(zhǔn)。

2　系統(tǒng)的結(jié)構(gòu)與工作原理

系統(tǒng)結(jié)構(gòu)框圖如圖1所示。由時(shí)序控制模塊提供2路重復(fù)頻率相同的同步時(shí)鐘信號(hào)，其中一路信號(hào)作為接收機(jī)觸發(fā)脈沖，另一路時(shí)鐘信號(hào)通過(guò)可編程延時(shí)在每個(gè)取樣脈沖遞增一個(gè)固定的延時(shí)量作為發(fā)射機(jī)的同步觸發(fā)脈沖。

圖1　超寬帶雷達(dá)數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖

工作原理:時(shí)序控制模塊接收到上位機(jī)通過(guò)USB總線［8－9］下發(fā)的指令后開(kāi)始發(fā)出固定重頻周期的兩路參考時(shí)鐘信號(hào)。其中TX相對(duì)RXCLK固定提前幾個(gè)時(shí)鐘，RXCLK作為接收機(jī)觸發(fā)脈沖，TX經(jīng)過(guò)可編程延時(shí)芯片時(shí)再延時(shí)一段時(shí)間保證RXCLK相對(duì)TXCLK有一個(gè)固定的延時(shí)量，TXCLK作為發(fā)射機(jī)的同步觸發(fā)脈沖。本設(shè)計(jì)中是固定RXCLK，靠時(shí)序控制模塊控制延時(shí)控制字的設(shè)置和參考時(shí)鐘信號(hào)TX來(lái)產(chǎn)生的TXCLK依次提前RXCLK一個(gè)固定的延時(shí)量來(lái)達(dá)到順序等效采樣。對(duì)一個(gè)完整雷達(dá)反射波的數(shù)據(jù)采集需要進(jìn)行多次采樣，每采一個(gè)樣，其延時(shí)時(shí)間要改變一次，延時(shí)時(shí)間的改變是根據(jù)延時(shí)控制字的大小來(lái)控制延時(shí)芯片來(lái)實(shí)現(xiàn)延時(shí)值的大小。選用的可編程延時(shí)芯片的位寬為10，延時(shí)單元為10 ps。首先對(duì)延時(shí)控制字進(jìn)行初始化存在一個(gè)位寬為10深度為25的存儲(chǔ)器中，存儲(chǔ)器中不同的控制字對(duì)應(yīng)著不同的延時(shí)時(shí)間。在進(jìn)行延時(shí)校準(zhǔn)時(shí)采用的是對(duì)存儲(chǔ)器中的延時(shí)控制字的動(dòng)態(tài)調(diào)整。經(jīng)過(guò)延時(shí)精確校準(zhǔn)后的延時(shí)控制字再用于下一周期的回波信號(hào)的采集。在參考時(shí)鐘信號(hào)RXCLK之后AD開(kāi)始啟動(dòng)采集窄脈沖回波信號(hào)，最后通過(guò)USB總線將采集到的數(shù)字化回波信號(hào)上傳到上位機(jī)系統(tǒng)。

3　延時(shí)精確校準(zhǔn)

在利用FPGA和可編程延時(shí)芯片實(shí)現(xiàn)等效采樣時(shí)延時(shí)芯片延時(shí)數(shù)值存在溫度漂移以及芯片間的特性誤差，導(dǎo)致系統(tǒng)延時(shí)誤差存在長(zhǎng)時(shí)積累。FPGA的粗延時(shí)量與延時(shí)芯片的細(xì)延時(shí)量不一致，導(dǎo)致延時(shí)調(diào)整時(shí)，在粗延時(shí)刻度的調(diào)整存在較大誤差。上述兩個(gè)問(wèn)題歸結(jié)為FPGA設(shè)置的延時(shí)值Tset與相對(duì)FPGA時(shí)鐘刻度的實(shí)際延時(shí)值Ttrue存在誤差。導(dǎo)致上述誤差的主要原因有:延時(shí)芯片延時(shí)量的溫度偏移，延時(shí)芯片存在溫度漂移以及延時(shí)芯片的芯片間的延時(shí)量存在差異。

綜上所述，延遲誤差可由延時(shí)芯片的溫度偏移引起，以及器件特性之間的差異導(dǎo)致。針對(duì)上述分析，要消除上述延時(shí)誤差必須精確測(cè)量出:延時(shí)芯片的延遲量相對(duì)FPGA的實(shí)際延時(shí)值Ttrue。得到Ttrue即可得到其與FPGA設(shè)置的延時(shí)值Tset之間的精確誤差，并通過(guò)延遲精確校準(zhǔn)校正，相對(duì)誤差最小化，從而解決上述問(wèn)題。

圖2　延遲精確校準(zhǔn)框圖

3.1延時(shí)精確校準(zhǔn)電路的設(shè)計(jì)

延遲精確校準(zhǔn)框圖如圖2，P1為FPGA輸出的測(cè)試脈沖; P2為與門輸出脈沖; P3為延遲芯片延遲后脈沖; P4為P3反向后的脈沖信號(hào)。校準(zhǔn)狀態(tài)時(shí): FPGA輸出固定寬度的高電平脈沖P1，設(shè)t1為與門延遲量，P1與P4相與，延遲t1后變?yōu)镻2。設(shè)Tture為延時(shí)芯片的實(shí)際延遲量，P2經(jīng)過(guò)延遲芯片延遲Ttrue，后變?yōu)镻3。P3經(jīng)過(guò)反向器延遲t2，t2為反相器延遲量，反向后變?yōu)镻4。P4反饋與門再次與輸入P1相與后變?yōu)镻2，此時(shí)P2狀態(tài)從1反轉(zhuǎn)為0。P2延遲Ttrue后，取反又與P1相與，此時(shí)P2狀態(tài)從0反轉(zhuǎn)為1。重復(fù)上述反饋流程，P2的狀態(tài)在P1為高電平時(shí)一直保持1－0－1的反轉(zhuǎn)，反轉(zhuǎn)間隔時(shí)間為: Ttrue+t1+t2。由于P3指示P2的時(shí)間延遲，同樣P3的也會(huì)保持間隔為Ttrue+t1+t2的高低電平反轉(zhuǎn)。

由上所述，P3在P1為高電平狀態(tài)時(shí)，其為間隔為Ttrue+t1+t2的0－1期翻轉(zhuǎn)。故在該狀態(tài)下，P3可視為周期為2·(Ttrue+t1+t2)的時(shí)鐘信號(hào)。如果能夠精確測(cè)量出該時(shí)鐘信號(hào)的周期即可精確得到此時(shí)延時(shí)芯片相對(duì)于主處理時(shí)鐘即FPGA的時(shí)鐘的實(shí)際延時(shí)量Tture。此時(shí)問(wèn)題簡(jiǎn)化為:輸入信號(hào)為P3的高速頻率計(jì)的實(shí)現(xiàn)。高速頻率計(jì)的實(shí)現(xiàn)可看做:固定間隔T內(nèi)高速計(jì)數(shù)器C的實(shí)現(xiàn)。若時(shí)間T已知，只要知道C，測(cè)被測(cè)信號(hào)周期為T/C。

如圖2，把P3作為1: 2，1: 4，1: 8分頻器的輸入時(shí)鐘，則1: 8分頻器在P1為高狀態(tài)時(shí)的輸出翻轉(zhuǎn)周期為16·(Ttrue+t1+t2)。由于延遲芯片的初始延遲值最小為1.8 ns，故1: 8分頻器輸出翻轉(zhuǎn)周期為最小值為28.8 ns，即最高頻率為34.72 MHz。1: 8分頻輸出到FPGA即幾乎可無(wú)限擴(kuò)展該分頻器的位寬。結(jié)合該分頻器以及FPGA內(nèi)部的計(jì)數(shù)器，即可實(shí)現(xiàn)一個(gè)輸入時(shí)鐘為被測(cè)信號(hào)P3的高速高位寬計(jì)數(shù)器。校準(zhǔn)狀態(tài)時(shí)，P1脈沖寬度T已知，在P1為高電平狀態(tài)時(shí)的翻轉(zhuǎn)次數(shù)C可通過(guò)上述計(jì)數(shù)器得到，則P3的周期為T/C。至此得到P3相對(duì)與主處理時(shí)鐘的實(shí)際精確延時(shí)值。

3.2延時(shí)精確校準(zhǔn)的實(shí)現(xiàn)

FPGA時(shí)鐘頻率使用的是200 MHz的時(shí)鐘，其周期為5 ns。本設(shè)計(jì)中每個(gè)步進(jìn)延時(shí)間隔為200 ps，等效為5 Gsample/s的采樣速率。一個(gè)時(shí)鐘周期內(nèi)延時(shí)調(diào)準(zhǔn)點(diǎn)數(shù)TapIndex為25點(diǎn)。相應(yīng)的延時(shí)控制字設(shè)為DlyTap_i，一個(gè)時(shí)鐘周期內(nèi)選取對(duì)應(yīng)理想延時(shí)值為DlyPs_i，程序中設(shè)置的P1設(shè)置的高電平時(shí)間ajtime為固定的時(shí)鐘周期。可以計(jì)算出一個(gè)時(shí)鐘周期內(nèi)選取對(duì)應(yīng)理想的計(jì)數(shù)值DlyCnt_i。關(guān)鍵代碼如下:

TapIndex=0: 24;

DlyTap_i=200+20·TapIndex;

DlyPs_i=6000+200·TapIndex;

DlyCnt_i=floor(ajtime/2./DlyPs_i) ;

圖3　延時(shí)精確校準(zhǔn)流程圖

延時(shí)精確校準(zhǔn)具體流程見(jiàn)圖3所示。在每個(gè)延時(shí)控制字的上下各設(shè)置一個(gè)延時(shí)控制字，一個(gè)時(shí)鐘周期內(nèi)延時(shí)精確校準(zhǔn)點(diǎn)數(shù)為50個(gè)點(diǎn)。經(jīng)過(guò)延遲精確校準(zhǔn)電路出來(lái)的時(shí)鐘信號(hào)P3再經(jīng)過(guò)分頻器進(jìn)入FPGA內(nèi)的計(jì)數(shù)單元，計(jì)數(shù)單元的采用的是200 MHz時(shí)鐘，對(duì)時(shí)鐘信號(hào)P3的上升沿進(jìn)行計(jì)數(shù)。每個(gè)控制字對(duì)應(yīng)的理想計(jì)數(shù)值和計(jì)數(shù)單元在P1為高電平期間的計(jì)數(shù)值進(jìn)行比較，再對(duì)相應(yīng)的延時(shí)控制字進(jìn)行加一或減一動(dòng)態(tài)調(diào)整。在延時(shí)校準(zhǔn)狀態(tài)時(shí)，首先延時(shí)精確校準(zhǔn)模塊設(shè)置一個(gè)延時(shí)控制字，該延時(shí)控制字比相應(yīng)的的標(biāo)準(zhǔn)延時(shí)控制字大1，寫入延時(shí)芯片進(jìn)行延時(shí)校準(zhǔn)。對(duì)于延時(shí)芯片而言延時(shí)控制字越大延時(shí)時(shí)間越大，則從延時(shí)校準(zhǔn)電路出來(lái)的時(shí)鐘信號(hào)P3的周期就越大，那么在P1為固定的高電平期間計(jì)數(shù)單元的計(jì)數(shù)值就相對(duì)較小，即延時(shí)設(shè)置值和計(jì)數(shù)值在P1固定高電平期間是成反比的，如圖4所示。由于溫度的影響，該計(jì)數(shù)值可能比標(biāo)準(zhǔn)的控制字對(duì)應(yīng)的計(jì)數(shù)值大，說(shuō)明延時(shí)時(shí)間偏小，則對(duì)控制字進(jìn)行動(dòng)態(tài)加一調(diào)整。

圖4　延時(shí)設(shè)置值與計(jì)數(shù)值關(guān)系圖

3.3精確延時(shí)控制狀態(tài)機(jī)的設(shè)計(jì)

狀態(tài)機(jī)開(kāi)始處于無(wú)效狀態(tài)，當(dāng)檢測(cè)到延時(shí)校準(zhǔn)的觸發(fā)信號(hào)rAdjSta時(shí)開(kāi)始進(jìn)入設(shè)置延時(shí)控制字狀態(tài)DLYADJ_DAT，在該狀態(tài)時(shí)設(shè)置的延時(shí)控制字比標(biāo)準(zhǔn)的延時(shí)控制字小1，理想情況下該控制字寫入延時(shí)精確校準(zhǔn)模塊后出來(lái)的計(jì)數(shù)值應(yīng)該比標(biāo)準(zhǔn)的的計(jì)數(shù)值大。若小于標(biāo)準(zhǔn)的計(jì)數(shù)值則需要?jiǎng)討B(tài)調(diào)整延時(shí)控制字。下一狀態(tài)進(jìn)入延時(shí)狀態(tài)DLYADJ_LEN，即從設(shè)置好延時(shí)控制字到計(jì)數(shù)單元開(kāi)始統(tǒng)計(jì)時(shí)鐘信號(hào)P3的上升沿之間的延時(shí)時(shí)間;當(dāng)延時(shí)時(shí)間結(jié)束有一個(gè)標(biāo)志信號(hào)，當(dāng)wDlyDatEnDone置1時(shí)開(kāi)始進(jìn)入計(jì)數(shù)狀態(tài)DLYADJ_CNT，此狀態(tài)完成對(duì)時(shí)鐘信號(hào)P3上升沿的計(jì)數(shù)，在此狀態(tài)設(shè)置P1高電平的時(shí)間;當(dāng)P1高電平時(shí)間到有一個(gè)標(biāo)志信號(hào)wDlyDatCntDone，當(dāng)此信號(hào)為1時(shí)開(kāi)始進(jìn)入讀計(jì)數(shù)值狀態(tài)DLYADJ_ RED，此狀態(tài)統(tǒng)計(jì)的計(jì)數(shù)值存進(jìn)一個(gè)寄存器中;下一狀態(tài)進(jìn)入比較狀態(tài)DLYADJ_ADJ，在此狀態(tài)比較設(shè)置的控制字對(duì)應(yīng)的計(jì)數(shù)值和標(biāo)準(zhǔn)的計(jì)數(shù)值的大小，并相應(yīng)的動(dòng)態(tài)調(diào)整控制字并存儲(chǔ)在一個(gè)位寬為10深度為25存儲(chǔ)器中;下一狀態(tài)進(jìn)入比較結(jié)束狀態(tài)DLYADJ_DONE，此狀態(tài)是對(duì)完成校準(zhǔn)點(diǎn)數(shù)的統(tǒng)計(jì)，當(dāng)完成的校準(zhǔn)點(diǎn)數(shù)為50時(shí)結(jié)束整個(gè)延時(shí)精確校準(zhǔn)，否則進(jìn)入設(shè)置延時(shí)控制字狀態(tài)繼續(xù)延時(shí)精確校準(zhǔn)。

圖5　精確延時(shí)控制狀態(tài)轉(zhuǎn)換圖

4　實(shí)驗(yàn)結(jié)果

4.1測(cè)試延時(shí)芯片的溫度漂移

選用的可編程延時(shí)芯片數(shù)字輸入位寬是10位，也即是最大的延時(shí)控制字可設(shè)置為1 023。延時(shí)控制字由0依次增加到1 023，經(jīng)過(guò)延時(shí)精確校準(zhǔn)模塊可以得到相應(yīng)的計(jì)數(shù)值，把這些數(shù)值通過(guò)USB總線上傳到上位機(jī)保存下來(lái)，由于P1的高電平時(shí)間是已知的可以在MATLAB中畫出不同延時(shí)控制字對(duì)應(yīng)的延時(shí)時(shí)間，圖6是在兩個(gè)不同時(shí)間畫出的不同延時(shí)控制字對(duì)應(yīng)的延時(shí)時(shí)間，由圖6可知可編程延時(shí)芯片延時(shí)值確實(shí)存在溫度漂移，最大溫飄達(dá)400 ps。

圖6　可編程延時(shí)芯片延時(shí)值溫度漂移示意圖

4.2采用延時(shí)精確校準(zhǔn)測(cè)試

由于延時(shí)芯片存在上述溫飄和器件間的不一致性，現(xiàn)考慮采用延時(shí)刻度動(dòng)態(tài)調(diào)整。圖7中黑色線條表示的是可編程延時(shí)芯片理想情況下不同延時(shí)控制字對(duì)應(yīng)的延時(shí)值;星號(hào)表示沒(méi)有經(jīng)過(guò)延時(shí)精確校準(zhǔn)時(shí)實(shí)際采集的數(shù)據(jù)不同延時(shí)控制字對(duì)應(yīng)的延時(shí)值;方格表示經(jīng)過(guò)延時(shí)精確校準(zhǔn)時(shí)實(shí)際采集的數(shù)據(jù)不同延時(shí)控制字對(duì)應(yīng)的延時(shí)值。從圖中很容易的看出未經(jīng)過(guò)延時(shí)精確校準(zhǔn)的延時(shí)值平偏離了理想延時(shí)值，而經(jīng)過(guò)延時(shí)精確校準(zhǔn)的延時(shí)值是和理想延時(shí)值吻合的。所以設(shè)計(jì)的延時(shí)精確校準(zhǔn)方案達(dá)到了預(yù)期的效果，使可編程延時(shí)芯片的延時(shí)值的溫度漂移盡量的最小化。

圖7　延時(shí)動(dòng)態(tài)調(diào)整效果示意圖

5　結(jié)束語(yǔ)

對(duì)高頻信號(hào)的采集方案多采用等效采樣技術(shù)來(lái)實(shí)現(xiàn)，本文介紹了等效采樣的原理以及現(xiàn)有的延時(shí)芯片延時(shí)量存在溫度漂移的顯現(xiàn)，設(shè)計(jì)了一種基于FPGA的延時(shí)精確校準(zhǔn)的方案，很好的解決了在利用FPGA和延時(shí)芯片實(shí)現(xiàn)等效采樣時(shí)遇到的延時(shí)芯片延時(shí)量存在溫度漂移的問(wèn)題，實(shí)現(xiàn)了對(duì)窄脈沖等效轉(zhuǎn)換速率為5 Gsample/s的采樣。

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劉文彬(1989－)，男，安徽阜陽(yáng)人，碩士研究生，主要研究方向?yàn)橹悄苄畔⑻幚砼c嵌入式應(yīng)用，568923465@ qq.com;

朱名日(1955－)，男，廣西桂林人，教授，碩士生導(dǎo)師，主要研究方向?yàn)橹悄軅鞲衅骶W(wǎng)絡(luò)，嵌入式系統(tǒng)，541322259 @ qq.com。

Research of Static Synchronous Compensator Based on Modular Multilevel Converter

HUANG Rui*
(Chongqing College of Electronic Engineering，Chongqing 401331，China)

Abstract:As the broad application of multilevel inverters in high-power area，modular multilevel converter(MMC) is proposed in this paper to be used as a static synchronous compensator(STATCOM).This MMC-STATCOM has a high degree of modularity and good reliability，and is convenient for maintenance and capacity extension，which is a typological structure with high development potential.Firstly，this paper explains the operation principle and mathematical model of MMC-STATCOM.Then，a novel reactive power decoupling control strategy and a novel capacitor voltage-balancing control scheme are proposed respectively.The simulation and experiment result show that performance of proposed control strategy and MMC-STATCOM may be a new circuit topology with significant engineering application value in large-capacity reactive power compensation field.

Key words:modular multilevel converter; static synchronous compensator; power decoupling control; voltage-balancing control

中圖分類號(hào):TP247.2`

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005－9490(2015) 03－0706－05

收稿日期:2014－07－27修改日期: 2014－08－25

doi:EEACC: 8110B10.3969/j.issn.1005－9490.2015.03.047