基于AD9361的軟件無線電平臺設(shè)計(jì)與實(shí)現(xiàn)

姜 浩，張 治

(北京郵電大學(xué)泛網(wǎng)無線通信教育部重點(diǎn)實(shí)驗(yàn)室，北京100876)

在1992年5月的美國全國電信會議上［1］，J.Mitole首次提出軟件無線電(SDR)，之后便受到廣泛的關(guān)注和研究，軟件無線電的基本思想是數(shù)字化在靠近天線的前端進(jìn)行，所需要的處理都通過高速數(shù)字信號處理單元中的軟件來實(shí)現(xiàn)。然而，在實(shí)際應(yīng)用中，由于其要求極高的軟硬件處理能力，因此，直到現(xiàn)在，純粹的軟件無線電概念并沒能在實(shí)際產(chǎn)品中得到廣泛應(yīng)用。

如今，大多軟件無線電平臺用離散器件搭建，但離散器件功耗大，系統(tǒng)成本高，需要設(shè)計(jì)人員有很豐富的硬件設(shè)計(jì)和射頻信號處理經(jīng)驗(yàn)，另外，對軟件方面的要求門檻也很高，并且，隨著LTE技術(shù)的發(fā)展，TD-LTE和FDD-LTE兩大通信標(biāo)準(zhǔn)共存，全球所需要支持的頻段多達(dá)40多個，傳統(tǒng)的軟件無線電設(shè)計(jì)方案需要設(shè)計(jì)不同的硬件平臺來支持不同的制式和頻段，開發(fā)周期長，設(shè)計(jì)成本高，需要投入大量的人力、物力，給軟件無線電的商業(yè)化提出了挑戰(zhàn)。

然而，隨著集成技術(shù)的發(fā)展，ADI推出的AD9361集成射頻捷變收發(fā)器為上述問題提供了解決方案，引起了軟件無線電領(lǐng)域研究人員的極大關(guān)注，被稱為SDR應(yīng)用領(lǐng)域的革命性解決方案［2］。在此背景下，本文提出了一種基于AD9361的軟件無線電平臺設(shè)計(jì)方案，并實(shí)現(xiàn)了基于此芯片的軟件無線電系統(tǒng)平臺的研制開發(fā)，且對其部分性能進(jìn)行了測試。實(shí)踐表明，AD9361捷變收發(fā)器在軟件無線電領(lǐng)域有著良好的應(yīng)用前景。

1 AD9361結(jié)構(gòu)與特點(diǎn)

1．1 AD9361 芯片結(jié)構(gòu)

AD9361是ADI公司推出的一款面向3G和4G基站應(yīng)用的高性能、高集成度的射頻捷變收發(fā)器，采用10 mm×10 mm、144引腳芯片級球柵陣列封裝［3］，芯片的內(nèi)部結(jié)構(gòu)如圖1所示。

芯片采用了零中頻架構(gòu)［4］，將整個射頻以及中頻信號電路集成在一個芯片中，包括射頻放大器、模擬濾波器、混頻器、解調(diào)器、12位的ADC和DAC的RF2×2收發(fā)器，另外還集成了收發(fā)通道的頻率合成器，同時(shí)為每個接收子系統(tǒng)集成了獨(dú)立的自動增益控制(AGC)、直流失調(diào)校正、正交校正和數(shù)字濾波電路［5］，消除了數(shù)字基帶中提供這些功能的必要性，每個通道搭載兩個高動態(tài)范圍ADC，先將收到的I信號和Q信號進(jìn)行數(shù)字化處理，然后將其傳過可配置抽取濾波器和128抽頭有限脈沖響應(yīng)(FIR)濾波器［6］，以相應(yīng)的采樣率生成12路輸出信號。此外，完全集成的鎖相環(huán)(PLL)可為所有收發(fā)通道提供低功耗的N分頻頻率合成功能，并且芯片集成了頻分雙工(FDD)系統(tǒng)需要的通道隔離，還集成了VCO和環(huán)路濾波器件。

圖1 AD9361芯片架構(gòu)圖

1．2 AD9361 性能特點(diǎn)

AD9361的工作頻率為70 MHz～6 GHz，涵蓋了大部分特許執(zhí)照和免執(zhí)照頻段，支持可調(diào)諧200 kHz～56 MHz的通道帶寬，且具有高度的可編程能力，發(fā)射器采用了直接變頻架構(gòu)［4］，可實(shí)現(xiàn)較高的調(diào)制精度和較低的噪聲，在接收通道，接收噪聲系數(shù)可以做到小于2.5 dB，此外，該芯片的EVM可以做到小于-40 dB，可為外部功率放大器的選擇留出客觀的系統(tǒng)裕量，并且，芯片還支持AGC自動增益和更加靈活的手動增益模式，支持外部控制。

2 基于AD9361的軟件無線電系統(tǒng)的設(shè)計(jì)

2．1 軟件無線電系統(tǒng)

軟件無線電系統(tǒng)的設(shè)計(jì)如圖2所示，該系統(tǒng)射頻端采用4片AD9361使單系統(tǒng)支持8×8 MIMO，該系統(tǒng)在一塊PXIE Hybrid 8 slots高速背板上搭載了4塊數(shù)字板，每塊數(shù)字板上搭載一塊AD9361和一塊FPGA，背板通過PCIE接口與數(shù)字板和主控相連，F(xiàn)PGA與AD9361通過SPI接口完成控制通信。FPGA主要功能是完成時(shí)序控制，為AD9361提供數(shù)據(jù)接口，以及通過PCIE與背板連接于上位機(jī)完成交互。

圖2 軟件無線電系統(tǒng)架構(gòu)

2．2 SPI接口設(shè)計(jì)

AD9361與FPGA的接口分為數(shù)據(jù)接口和控制接口，芯片之間的數(shù)據(jù)交互通過12 bit的DAC/ADC接口傳輸，支持6路差分(LVDS)信號和12路單端(CMOS)信號，IQ單路最大采樣速率可達(dá)61.44 MHz;FPGA對AD9361的控制信息通過PCIE轉(zhuǎn)SPI的控制接口進(jìn)行傳輸，F(xiàn)PGA與上位機(jī)通過PCIE接口傳輸信息，配置過程中上位機(jī)對射頻端的寄存器控制通過PCIE接口寫到內(nèi)存(DDR)中，F(xiàn)PGA通過PCIE轉(zhuǎn)SPI接口傳給射頻端，射頻段完成配置，實(shí)現(xiàn)實(shí)時(shí)的射頻參數(shù)和工作狀態(tài)的配置。

數(shù)據(jù)的發(fā)射過程主要分為兩個階段，如圖3所示，第一階段PC端通過PCIE接口將數(shù)據(jù)和控制信息寫入先進(jìn)先出(FIFO)隊(duì)列中［7］，再通過讀FIFO將數(shù)據(jù)讀到DDR中，第二階段從DDR中讀數(shù)據(jù)到另一個FIFO中，之后FPGA再從FIFO讀數(shù)據(jù)傳給射頻段完成發(fā)射配置功能，過程中使用了FIFO作為數(shù)據(jù)的緩沖機(jī)制。同樣，接收鏈路也分兩個階段，如圖4所示，第一階段RX模塊將接收到的數(shù)據(jù)通過FIFO機(jī)制依次寫入DDR中，階段二上位機(jī)通過DMA傳輸讀取DDR中的數(shù)據(jù)。

圖3 數(shù)據(jù)接口發(fā)射過程

2．3 ENSM狀態(tài)機(jī)設(shè)計(jì)

AD9361收發(fā)器包含有使能狀態(tài)機(jī)，允許狀態(tài)的實(shí)時(shí)切換，因此，該系統(tǒng)通過使用SPI接口實(shí)時(shí)更改寄存器值來實(shí)現(xiàn)狀態(tài)的實(shí)時(shí)切換，系統(tǒng)支持FDD與TDD兩種通信模式，可以通過更改寄存器0x013［0］的值來實(shí)現(xiàn)兩種模式的切換，當(dāng)0x013值為0時(shí)，系統(tǒng)進(jìn)入TDD模式，值為1時(shí)進(jìn)入FDD模式，兩種模式下系統(tǒng)狀態(tài)切換分別如圖5所示，灰色框圖表示會自動進(jìn)入的狀態(tài)，為了進(jìn)入WAIT狀態(tài)，需設(shè)置TO_ALERT為0，同樣，若要進(jìn)入 RX、TX或 FDD模式，設(shè)置 TO_ALERT為1，而進(jìn)入睡眠模式需要在WAIT模式前提下，禁用AD9361的時(shí)鐘和鎖相環(huán)。在默認(rèn)狀態(tài)下，SPI控制是被禁用的，初始化過程中，設(shè)置Force Alert State為1，設(shè)備強(qiáng)制進(jìn)入ALERT狀態(tài)，之后通過配置相應(yīng)寄存器值使設(shè)備進(jìn)入上述各狀態(tài)。

圖4 數(shù)據(jù)接口接收過程

圖5 TDD與FDD使能狀態(tài)圖

2．4 接口軟件設(shè)計(jì)

首先，基于Linux操作系統(tǒng)較Windows系統(tǒng)有相對簡單穩(wěn)定的系統(tǒng)架構(gòu)，豐富的開源資源以及更好的實(shí)時(shí)性［8］，可以更好地滿足系統(tǒng)平臺的要求，降低開發(fā)難度，因此該系統(tǒng)軟件設(shè)計(jì)選用基于Linux的開發(fā)環(huán)境。

接口軟件主要實(shí)現(xiàn)的功能是完成對AD9361芯片的初始化配置以及實(shí)時(shí)性的控制，并為用戶提供一個簡單的控制界面，界面用 QT語言［9］編寫，接口軟件主要實(shí)現(xiàn)的功能有AD9361的初始化，通信模式休眠、FDD、TDD等工作狀態(tài)的切換，信道帶寬、本振頻率、采樣頻率等關(guān)鍵射頻參數(shù)的配置，RX手動增益控制與AGC自動增益控制的切換，單、雙音信號及文件信號的發(fā)送。軟件界面接口如圖6所示。

圖6 控制界面(截圖)

3 系統(tǒng)測試

3．1 單音波通信試驗(yàn)

首先，對軟件控制性能實(shí)施測試，通過用戶界面對衰減、發(fā)射頻率、采樣頻率、帶寬等參數(shù)進(jìn)行配置，通過參數(shù)返回值以及頻譜儀來觀察系統(tǒng)的控制情況，結(jié)果顯示，能正確的對系統(tǒng)進(jìn)行配置。

之后，對系統(tǒng)進(jìn)行了單音信號的發(fā)送測試，頻率為2 MHz的單音信號如圖7所示，實(shí)驗(yàn)表明單音信號能正常發(fā)送。

圖7 單音信號(截圖)

3．2 QPSK 通信試驗(yàn)

之后，對系統(tǒng)文件發(fā)送進(jìn)行測試，發(fā)送已知QPSK數(shù)據(jù)文件，中心頻率為2.5 GHz，通過頻譜儀接收數(shù)據(jù)與MATLAB仿真數(shù)據(jù)進(jìn)行對比，大致判斷通信效果。圖8為MATLAB仿真頻譜，圖9為實(shí)際接收到頻譜，綜合對比得出QPSK通信成功。

3．3 LTE 通信試驗(yàn)

用系統(tǒng)發(fā)送長度為40 ms，采用64QAM調(diào)制的LTE-TDD數(shù)據(jù)，通過頻譜儀選件接收數(shù)據(jù)并對數(shù)據(jù)進(jìn)行解調(diào)分析，圖10為解調(diào)結(jié)果，通過參數(shù)對比，雖然其性能還有待進(jìn)一步提高，但總體來說驗(yàn)證了LTE通信成功。

圖8 MATLAB仿真信號頻率(截圖)

圖9 實(shí)際接收頻譜(截圖)

圖10 LTE解調(diào)結(jié)果(截圖)

4 結(jié)語

本文詳細(xì)介紹了基于AD9361的新一代軟件無線電平臺的結(jié)構(gòu)及實(shí)現(xiàn)過程，本系統(tǒng)通過使用AD9361集成收發(fā)器代替分立器件射頻段搭建，降低了軟件無線電系統(tǒng)的開發(fā)周期與成本，并對系統(tǒng)的初步性能進(jìn)行了驗(yàn)證，證明了AD9361捷變收發(fā)器在軟件無線電領(lǐng)域良好的應(yīng)用前景，隨著系統(tǒng)的進(jìn)一步開發(fā)，本系統(tǒng)性能還有很大的提升空間。

［1］楊小牛，樓才義，徐建良.軟件無線電技術(shù)與應(yīng)用［M］.北京:北京理工大學(xué)出版社，2010

［2］馮超.ADI推出SDR應(yīng)用的革命性解決方案——AD9361［EB/OL］.［2015-03-28］.http://home.eeworld.com.cn，2013.

［3］余蓮.AD9361:基于突破性技術(shù) 促進(jìn)軟件定義無線電應(yīng)用［J］.電子技術(shù)應(yīng)用，2013(11):1-2.

［4］劉寶玲.電子電路基礎(chǔ)［M］.北京:高等教育出版社，2013.

［5］高西全，丁玉美.數(shù)字信號處理［M］.西安:西安電子科技大學(xué)出版社，2008.

［6］劉立康，黃力宇，胡力山.微機(jī)原理與接口技術(shù)［M］.北京:電子工業(yè)出版社，2010.

［7］王世江.鳥哥的Linux私房菜［M］.北京:人民郵電報(bào)社，2010.

［8］ BLANCHETTE J，SUMMERFIELD M.C++GUI Programming with Qt 4［M］.北京:電子工業(yè)出版社，2008.

［9］張志涌，楊祖櫻.MATLAB教程R2012a［M］.北京:北京航空航天大學(xué)出版社，2010.