歐陽(yáng)雪

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

1 引言

隨著半導(dǎo)體工藝速度和集成度的提高，以及模擬集成電路設(shè)計(jì)能力的提升，時(shí)鐘器件芯片的產(chǎn)品形態(tài)越來(lái)越豐富，大大提升了系統(tǒng)時(shí)鐘方案設(shè)計(jì)的靈活性，同時(shí)降低了系統(tǒng)時(shí)鐘方案總成本。目前，時(shí)鐘器件芯片已被廣泛應(yīng)用于無(wú)線通信、數(shù)據(jù)網(wǎng)絡(luò)、消費(fèi)電子、醫(yī)療設(shè)備和安防監(jiān)控等領(lǐng)域，可以實(shí)現(xiàn)通信網(wǎng)定時(shí)同步、時(shí)鐘產(chǎn)生、時(shí)鐘恢復(fù)和抖動(dòng)濾除、頻率合成和轉(zhuǎn)換、時(shí)鐘分發(fā)和驅(qū)動(dòng)等功能。本文所述為一款高性能時(shí)鐘驅(qū)動(dòng)器電路的設(shè)計(jì)實(shí)現(xiàn)。在系統(tǒng)設(shè)計(jì)中，選用好的時(shí)鐘驅(qū)動(dòng)芯片，可以省去系統(tǒng)時(shí)鐘樹(shù)設(shè)計(jì)，既節(jié)省空間，又提高系統(tǒng)性能。

2 時(shí)鐘驅(qū)動(dòng)器概述

本文所設(shè)計(jì)的電路是仿制美國(guó)TI公司出品的CDCV304型PCI-X兼容時(shí)鐘驅(qū)動(dòng)器。該器件提供1∶4的輸出扇出比，是一種來(lái)自單一輸入的大扇出比電路，該電路減小了前級(jí)驅(qū)動(dòng)器的負(fù)載并能提供一種有效的時(shí)鐘緩沖網(wǎng)絡(luò)。當(dāng)OE使能端無(wú)效時(shí)，該電路輸出恒定為低電平，使得該驅(qū)動(dòng)器的平均功耗大大降低。圖1是該電路的功能結(jié)構(gòu)設(shè)計(jì)要求。

圖1 時(shí)鐘驅(qū)動(dòng)器的功能框圖

3 時(shí)鐘驅(qū)動(dòng)器的設(shè)計(jì)

3.1 功能設(shè)計(jì)

圖2 時(shí)鐘驅(qū)動(dòng)器的邏輯設(shè)計(jì)架構(gòu)圖

圖2是根據(jù)設(shè)計(jì)要求制作的最簡(jiǎn)時(shí)鐘驅(qū)動(dòng)器的邏輯設(shè)計(jì)架構(gòu)圖，可以看到主要部件分為輸入保護(hù)及控制、內(nèi)核驅(qū)動(dòng)、輸出控制及輸出驅(qū)動(dòng)三大部分。

3.2 性能實(shí)現(xiàn)

3.2.1 低傳播延時(shí)設(shè)計(jì)

如圖3所示，包含作為ESD保護(hù)用的限流電阻和NMOS管。由于限流電阻阻值遠(yuǎn)大于NMOS管的導(dǎo)通內(nèi)阻，防止ESD放電過(guò)程中對(duì)MOS器件柵極的沖擊。輸入信號(hào)經(jīng)過(guò)兩級(jí)反相器加入到內(nèi)部，第一級(jí)反相器起緩沖作用，第二級(jí)作為驅(qū)動(dòng)級(jí)。輸入壓焊塊端的信號(hào)可能會(huì)不穩(wěn)定，不是正常的高（VDD）低（0）電平，經(jīng)過(guò)第一級(jí)緩沖作用，使電平匹配，也即對(duì)波形進(jìn)行整形。這樣經(jīng)過(guò)第一級(jí)的波形是確定和穩(wěn)定的，而后驅(qū)動(dòng)第二級(jí)，第二級(jí)是直接驅(qū)動(dòng)內(nèi)部電路的管子，所以第二級(jí)的W/L大于第一級(jí)的W/L，同時(shí)第二級(jí)也可以進(jìn)一步整形。

如圖4所示，內(nèi)核電路為兩級(jí)反相器，在設(shè)計(jì)時(shí)為了使電路充、放電速度相等、波形對(duì)稱(chēng)，并且保證各種條件下電路的穩(wěn)定性，并根據(jù)工藝廠商的標(biāo)準(zhǔn)PCM參數(shù)設(shè)計(jì)，?。╓/L）P=2～3（W/L）N。

輸出控制及輸出驅(qū)動(dòng)部分電路設(shè)計(jì)如圖5所示，輸出電路是該電路中一個(gè)比較重要的模塊。該部分在原理上并不復(fù)雜，主要是滿(mǎn)足輸出驅(qū)動(dòng)能力及速度的要求。采用分時(shí)錯(cuò)開(kāi)控制輸出大驅(qū)動(dòng)NMOS、PMOS管，由與非門(mén)控制輸出高電平的PMOS管，或非門(mén)控制輸出低電平的NMOS管。驅(qū)動(dòng)管寬長(zhǎng)比設(shè)置接近樣品尺寸，以保證輸出驅(qū)動(dòng)能力與樣品相當(dāng)。

圖3 輸入保護(hù)及控制電路設(shè)計(jì)

圖4 內(nèi)核驅(qū)動(dòng)電路設(shè)計(jì)

該電路采用以上設(shè)計(jì)，在保證波形質(zhì)量的前提下以最少的倒相器級(jí)數(shù)完成電路設(shè)計(jì)，保證了3.3 V電源工作條件下電路的傳播延時(shí)值小于3 ns。實(shí)際仿真圖形如圖6、圖7所示，在SS模型、125 ℃、外帶10 pF負(fù)載情況下，tPLH為2.81 ns ，tPHL為2.9 ns，均小于規(guī)范要求的3 ns時(shí)間。

3.2.2 低輸出偏斜設(shè)計(jì)

圖8定義了該時(shí)鐘驅(qū)動(dòng)器4個(gè)輸出端口的波形偏斜圖，并要求其值小于100 ps。該項(xiàng)要求主要通過(guò)版圖布局實(shí)現(xiàn)。在版圖布局時(shí)4個(gè)輸出端口距離內(nèi)核驅(qū)動(dòng)電路的絕對(duì)路徑必須基本無(wú)差別。布線時(shí)4條路線的走線長(zhǎng)度也要做到基本接近，4個(gè)輸出端口到管殼壓焊指的位置也要精心挑選設(shè)計(jì)，才能滿(mǎn)足該項(xiàng)要求。

圖9定義的是時(shí)鐘驅(qū)動(dòng)器1個(gè)輸出端口上升延時(shí)及下降延時(shí)的偏斜波形圖，并要求其值小于150 ps。該項(xiàng)要求主要通過(guò)電路設(shè)計(jì)時(shí)對(duì)輸出模塊的輸出驅(qū)動(dòng)電路的寬長(zhǎng)比設(shè)計(jì)來(lái)滿(mǎn)足。在仔細(xì)查閱工藝廠商提供的標(biāo)準(zhǔn)PCM參數(shù)文件后，計(jì)算出最佳的PMOS及NMOS驅(qū)動(dòng)管的匹配寬長(zhǎng)比值，并進(jìn)行全溫、多種PVT條件的版圖參數(shù)提取后仿真，最終確定為圖5所 示寬長(zhǎng)比值，滿(mǎn)足設(shè)計(jì)要求。

圖5 輸出控制及輸出驅(qū)動(dòng)部分電路設(shè)計(jì)

圖6 tPHL，IN to Y仿真波形

3.2.3 低抖動(dòng)設(shè)計(jì)實(shí)現(xiàn)

時(shí)鐘驅(qū)動(dòng)器的主要功能為時(shí)鐘信號(hào)分發(fā)和增強(qiáng)驅(qū)動(dòng)能力，表征抖動(dòng)性能通常采用的是附加抖動(dòng)指標(biāo)，如圖10所示，附加抖動(dòng)被定義為：Jrms,add=。為了準(zhǔn)確表征驅(qū)動(dòng)器本身引入的抖動(dòng)指標(biāo)，必須要求輸入均值抖動(dòng)小于器件本身的附加抖動(dòng)。該電路要求在12 kHz～20 MHz積分帶寬內(nèi)，在125 MHz偏置頻率驅(qū)動(dòng)器對(duì)應(yīng)的附加抖動(dòng)指標(biāo)典型值為56 fs，該項(xiàng)要求仿真無(wú)法實(shí)現(xiàn)，通過(guò)采取電路抗干擾設(shè)計(jì)措施，使得電路的測(cè)試結(jié)果滿(mǎn)足設(shè)計(jì)要求。

圖7 tPLH，IN to Y仿真波形

圖8 不同輸出端口偏斜圖

圖9 同一輸出端口上升下降偏斜

圖10 時(shí)鐘驅(qū)動(dòng)器噪聲分布圖

3.2.4 降低電磁干擾設(shè)計(jì)

在高速數(shù)字系統(tǒng)中，固定頻率的時(shí)鐘是主要的電磁干擾源。這些時(shí)鐘總是在一個(gè)固定的頻率下工作，這將使能量增加到更高的級(jí)別。隨著更高的數(shù)據(jù)速率要求更快的時(shí)鐘頻率，信號(hào)的邊沿率（即上升下降時(shí)間）也隨之提高。較快的邊沿率將使輻射信號(hào)的能量級(jí)別增加更多。另外，在電路設(shè)計(jì)中，時(shí)鐘線路的阻抗不匹配將會(huì)導(dǎo)致線路信號(hào)出現(xiàn)正向或負(fù)向過(guò)沖，在這種情況下輻射能量將會(huì)增加。降低電磁干擾的方法有3種：屏蔽、濾波和降低功耗，后兩種方法在本電路設(shè)計(jì)中有應(yīng)用，使該電路具有較好的抗干擾能力。

3.2.5 抗ESD能力設(shè)計(jì)

端口保護(hù)電路是該電路中一個(gè)比較特殊的模塊。該設(shè)計(jì)采用PMOS管控制泄放大電流通路的NMOS保護(hù)管。此外，該結(jié)構(gòu)還能在電源誤接低電壓時(shí)對(duì)端口起保護(hù)作用。端口保護(hù)電路圖如圖11所示。

圖11 端口電路ESD保護(hù)電路圖

電源保護(hù)電路是該電路中一個(gè)比較特殊的模塊。該設(shè)計(jì)采用4個(gè)PMOS管串聯(lián)控制泄放大電流通路的NMOS保護(hù)管，該結(jié)構(gòu)的電阻選取合適的電阻值以保證電源能穩(wěn)定工作在10 V以下，保證電路在電源偶有波動(dòng)時(shí)能穩(wěn)定正常地工作。電源保護(hù)電路圖如圖12所示。仿真結(jié)果表明電源電壓在7～8 V之間才能產(chǎn)生大電流通路，保證電路在3.3 V的工作電壓下穩(wěn)定工作，裕量較大。

圖12 電源電路ESD保護(hù)電路圖

4 時(shí)鐘驅(qū)動(dòng)器的實(shí)現(xiàn)

按照上述設(shè)計(jì)，筆者設(shè)計(jì)的時(shí)鐘驅(qū)動(dòng)器電路的工作時(shí)鐘為200 MHz。工藝制作后采用陶瓷管殼封裝，通過(guò)系統(tǒng)測(cè)試，該時(shí)鐘驅(qū)動(dòng)器性能指標(biāo)達(dá)到了設(shè)計(jì)要求，輸出時(shí)鐘工作頻率大于200 MHz，傳播延時(shí)時(shí)間小于3 ns，輸出偏斜值達(dá)到50 ps，滿(mǎn)足小于100 ps的要求，抗ESD能力大于4 000 V。

5 結(jié)束語(yǔ)

本文介紹了一款高性能時(shí)鐘驅(qū)動(dòng)器集成電路的設(shè)計(jì)，用該方法設(shè)計(jì)的時(shí)鐘驅(qū)動(dòng)器經(jīng)過(guò)國(guó)內(nèi)工藝廠商中芯國(guó)際制版流片、中微高科公司封裝、58所檢測(cè)中心檢測(cè)，該電路滿(mǎn)足設(shè)計(jì)要求，完成國(guó)產(chǎn)鑒定，并向用戶(hù)供貨，取得較好的效益。

[1] 正確理解時(shí)鐘器件的抖動(dòng)性能：Application Report，ZHCA492 – JAN, 2013.

[2] Jan M Rabaey Anantha Chandrakasan Borivoje Nikolic著，周潤(rùn)德，等譯. 數(shù)字集成電路——電路、系統(tǒng)與設(shè)計(jì)[M]. 北京：電子工業(yè)出版社，2004.