戚元澤 海南師范大學(xué)物理與電子工程學(xué)院

低功耗CMOS集成電路設(shè)計(jì)方法分析

戚元澤 海南師范大學(xué)物理與電子工程學(xué)院

在設(shè)計(jì)電子元器件的過程中，CMOS集成電路由于具有較低的運(yùn)行能耗，且工作性能相對較強(qiáng)，因而獲得極大的應(yīng)用和推廣。隨著集成電路相關(guān)技術(shù)的飛速發(fā)展，電路性能得到了良好的提升，集成芯片也得到了有效的強(qiáng)化，而傳統(tǒng)的設(shè)計(jì)方法依然不能適應(yīng)不斷發(fā)展的需求。因此本文對低功耗CMOS集成電路設(shè)計(jì)的方法進(jìn)行了深入的研究，分析了CMOS繼承電路的主要特點(diǎn)，從而詳細(xì)的闡述了低功耗CMOS集成電路設(shè)計(jì)的具體方法。

低功耗；CMOS集成電路；設(shè)計(jì)方法；分析

1.低功耗CMOS集成電路的基本特點(diǎn)

低功耗的CMOS集成電路，其基本的特點(diǎn)主要有以下幾點(diǎn)：一是較低的運(yùn)行功耗。因?yàn)樵撾娐肥褂昧藞鲂?yīng)管，其內(nèi)部有很多互補(bǔ)結(jié)構(gòu)，因此在運(yùn)行時(shí)所處的工作狀態(tài)也有較大的不同。二是抗干擾能力強(qiáng)。在整個(gè)集成電路運(yùn)行的過程中，其電壓噪聲容量占比為百分之四十五。而隨著電壓的增加，其噪聲的容量也會(huì)不斷的增加。三是驅(qū)動(dòng)能力強(qiáng)。由于電路自身的輸入阻抗較強(qiáng)，因而其驅(qū)動(dòng)能力也相對較強(qiáng)。四是穩(wěn)定性強(qiáng)。該電路在運(yùn)行的過程中，其內(nèi)部散發(fā)的熱量實(shí)際較少，而當(dāng)外部出現(xiàn)較大的溫度變化時(shí)，內(nèi)部參數(shù)就能達(dá)到相互補(bǔ)償?shù)哪康?。五是電路邏輯與范圍的擺幅相對較大。

2.低功耗CMOS集成電路的設(shè)計(jì)方法

2.1 電源

通常情況下，低功耗CMOS集成電路在

工作的過程中，其電壓應(yīng)該保持在3～18V左右。但是當(dāng)一些模擬的應(yīng)用存在于集成電路中時(shí)，就必須保證最低電壓在4V以上。低功耗CMOS集成電路本身的工作電壓相對較寬，因此在選擇電流電路的過程中，對于穩(wěn)壓的設(shè)備，則無需加以考慮。但是電路的電壓在進(jìn)行接線的過程中，則必須確保電壓不會(huì)被反接或者不超壓。

2.2 驅(qū)動(dòng)

低功耗CMOS集成電路由于本身的驅(qū)動(dòng)能力較強(qiáng)，因此在設(shè)計(jì)電路的過程中，可以通過并聯(lián)的方式，連接一些具有較強(qiáng)驅(qū)動(dòng)能力的緩沖器，這樣才能將整個(gè)集成電路的驅(qū)動(dòng)能力有效的提高。而隨著并聯(lián)數(shù)量的不斷改變，驅(qū)動(dòng)能力也會(huì)隨之增長。

2.3 設(shè)計(jì)輸出、輸入端

（1）設(shè)計(jì)輸出端。在設(shè)計(jì)輸出端的過程中，首先要采取有效的措施保護(hù)好線路。同時(shí)在設(shè)計(jì)CMOS的輸出器件的過程中，要防止發(fā)生接地短接以及電源短接，從而避免電流破壞CMOS管。在低功耗CMOS集成電路中，還要防止出現(xiàn)輸出端并接，這樣才能有效的避免不同器件的不同參數(shù)，導(dǎo)致其出現(xiàn)電流導(dǎo)通過大的問題。而為了促使電路獲得較高的驅(qū)動(dòng)能力，就需要確保輸出端的器件規(guī)格以及參數(shù)相一致，同時(shí)還要對其進(jìn)行嚴(yán)格的驗(yàn)證，然后才能進(jìn)行并聯(lián)。

（2）設(shè)計(jì)輸入端。在設(shè)計(jì)輸入端的過程中，先要處理一些多余的輸出端。而在設(shè)計(jì)整體電路的過程中，還要防止輸入端發(fā)生懸空的現(xiàn)象，從而避免破壞電路的邏輯關(guān)系。而如果輸入端出現(xiàn)了懸空的現(xiàn)象，還會(huì)導(dǎo)致出現(xiàn)較高的輸入阻抗，并將外界噪聲的干擾性增大，從而使得集成的整個(gè)電路出現(xiàn)錯(cuò)誤動(dòng)作，進(jìn)而引發(fā)靜電擊穿等故障。而在設(shè)計(jì)一些多余的輸入端的過程中，則必須采用介入低電平的方式。電路工作時(shí)如果速度相對較慢，就需要采用輸入端與使用短并聯(lián)的方式進(jìn)行設(shè)計(jì)，并且還要介入保護(hù)輸入端的長導(dǎo)線。在設(shè)計(jì)電路的過程中，還需要控制內(nèi)部的電感以及分布電容，防止發(fā)生震蕩，從而對內(nèi)部的二極管造成破壞。同時(shí)還需要保護(hù)好輸入端的靜電，并且在運(yùn)輸、組裝以及調(diào)試電路板的過程中，還需要將接地工作做好。盡管低功耗CMOS集成電路抗靜電能力相對較好，但還是需要人工做好接地防護(hù)。從而防止發(fā)生靜電擊穿的問題。另外，還要將信號(hào)輸入的上升以及下降的實(shí)踐減少，避免出現(xiàn)較大的損耗，從而防止虛假觸發(fā)。

（3）接口設(shè)計(jì)。在設(shè)計(jì)電路接口的過程中，要嚴(yán)格的構(gòu)架整個(gè)集成電路，同時(shí)在運(yùn)放連接的過程中，要確保電源在電路中時(shí)獨(dú)立的。而在整個(gè)CMOS集成電路中，還要將接入CMOS電路的電壓嚴(yán)格控制在10V以下。若使用單一的電源，就可以通過直接連接的方式進(jìn)行接口設(shè)計(jì)。而若使用TTL電路與CMOS集成電路混接的方式，則針對集成電路中不同的輸出輸入電平、負(fù)載能力以及電路電壓等，還需要進(jìn)行一個(gè)轉(zhuǎn)接電路設(shè)計(jì)，從而防止集成電路上的各個(gè)內(nèi)部器件出現(xiàn)損壞。在設(shè)計(jì)邏輯電平的過程中，還要確保接口電路匹配的電平能夠滿足電路的要求。

3.總結(jié)

綜上所述，通過對低功耗CMOS集成電路設(shè)計(jì)方法的分析，可以看出，隨著集成電路技術(shù)的飛速發(fā)展，使得電路的性能也獲得了較大的提高，而在電子元器件生產(chǎn)設(shè)計(jì)的過程中，低功耗CMOS集成電路本身也獲得了廣泛的應(yīng)用和推廣。

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