基于PLL的無源環(huán)路濾波器性能分析?

王 瑩，殷興輝

（河海大學(xué)，南京211100）

基于PLL的無源環(huán)路濾波器性能分析?

王 瑩，殷興輝

（河海大學(xué)，南京211100）

鎖相式頻率合成技術(shù)是現(xiàn)代通信電子系統(tǒng)實(shí)現(xiàn)高性能指標(biāo)的關(guān)鍵技術(shù)之一。環(huán)路濾波器是鎖相環(huán)的重要組成單元，它在很大程度上決定了PLL的性能，起到了維持環(huán)路穩(wěn)定性、控制環(huán)路帶內(nèi)外噪聲、抑制參考邊帶雜散干擾（spurs）等重要作用。不同階數(shù)的無源環(huán)路濾波器會對鎖相環(huán)（PLL）環(huán)路產(chǎn)生不同的影響。采用ADIsimpll V3.6軟件，選取3種不同結(jié)構(gòu)的無源環(huán)路濾波器，建立鎖相環(huán)仿真模型，在保持濾波器環(huán)路帶寬與相位裕量相同的前提下，對PLL環(huán)路中濾波器對整個(gè)系統(tǒng)的頻率、鎖定時(shí)間、鎖定檢測輸出進(jìn)行仿真比較分析。仿真結(jié)果表明，無源環(huán)路濾波器的階數(shù)越低，濾波效果越好，鎖定時(shí)間越快。

鎖相環(huán)；無源環(huán)路濾波器；ADIsimPLL V3.6軟件；階數(shù)；濾波效果；鎖定時(shí)間

1 引 言

鎖相環(huán)（phase-locked loop，PLL）是一個(gè)相位負(fù)反饋系統(tǒng)，通過對輸出信號和輸入信號的相位進(jìn)行比較，使兩個(gè)信號實(shí)現(xiàn)同步，被廣泛應(yīng)用于通信、雷達(dá)、制導(dǎo)、導(dǎo)航、儀器儀表和電機(jī)控制等領(lǐng)域。

對PLL電路，若電路規(guī)格已經(jīng)確定了，則鑒相器（PD，phasedetector）、壓控振蕩器（VCO，voltagecontrolled oscillator）與分頻器（1／N，frequency divider）的規(guī)格和特性一般由器件（PLL IC，phaselocked loop integrated circuit）決定，設(shè)計(jì)人員能確定的參數(shù)僅是環(huán)路濾波器（LF，loop filter）［1］。而在很多重要場合必須使用高階環(huán)路濾波器，以構(gòu)成穩(wěn)定的PLL電路，所以，環(huán)路濾波器的設(shè)計(jì)是決定PLL特性的關(guān)鍵所在。用傳統(tǒng)方法要進(jìn)行復(fù)雜的計(jì)算，或者需要查找規(guī)格化曲線，整個(gè)過程比較繁瑣而且存在較大的困難。

以ADI公司集成VCO的寬帶頻率合成器ADF4351為例，對PLL中無源濾波器的設(shè)計(jì)與仿真方法進(jìn)行探討。針對不同階數(shù)的無源環(huán)路濾波器研究其對整個(gè)鎖相環(huán)路的輸出影響，并著重分析了鎖相系統(tǒng)環(huán)路的頻率、鎖定時(shí)間、鎖定檢測輸出等性能。

2 鎖相環(huán)組成與基本傳遞函數(shù)

鎖相環(huán)電路基本框圖由四大部分組成，即鑒頻鑒相器（PFD，frequency phase detector）、環(huán)路濾波器（LF）、壓控振蕩器（VCO）和分頻器（1／N）。PLL是一種典型的反饋控制電路，利用外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位，實(shí)現(xiàn)輸出信號頻率對輸入信號頻率的自動(dòng)跟蹤，一般用于閉環(huán)電路。壓控振蕩器（VCO）給出一個(gè)信號，一部分作為輸出，另一部分通過分頻器與PLL IC所產(chǎn)生的本振信號作相位比較。為了保持頻率不變，要求相位差不發(fā)生改變，如果相位差變化則PLL IC的電壓輸出端的電壓會發(fā)生變化，去控制VCO直到相位差恢復(fù)，達(dá)到鎖相的目的［2-3］。

鎖相式頻率綜合器的數(shù)學(xué)模型如圖1所示。

圖1 鎖相式頻率綜合器的數(shù)學(xué)模型

圖1中設(shè)鑒相器的增益為Kd，VCO的增益為Kv，環(huán)路濾波器的傳輸函數(shù)為F（s），N為分頻器的系數(shù)。則PLL頻率綜合器系統(tǒng)的開環(huán)傳輸特性為：

鎖定狀態(tài)PLL的相位傳遞函數(shù)為：

3 PLL系統(tǒng)仿真設(shè)計(jì)基礎(chǔ)

緊密圍繞研究要求，采用理論分析與軟件仿真相結(jié)合的方式，建立鎖相環(huán)仿真模型，采用10MHz的參考晶振，使用寬帶頻率合成器ADF4351，ADF4351具有一個(gè)集成電壓控制器（VCO），其基波輸出頻率范圍為2200MHz至4400MHz。此外，利用1／2／4／8／16／32／64分頻電路，用戶可以產(chǎn)生低至35MHz的RF輸出頻率。對于要求隔離的應(yīng)用，RF輸出級可以實(shí)現(xiàn)靜音。所有片內(nèi)寄存器均通過簡單的三線式接口進(jìn)行控制。該器件采用3.0至3.6電源供電，不用時(shí)可以關(guān)斷。

4 無源環(huán)路濾波器設(shè)計(jì)

ADIsimPLL 3.6設(shè)計(jì)仿真軟件的主要特點(diǎn)有：具有整數(shù)分頻和小數(shù)分頻兩種分頻模式可供選擇；具有多種環(huán)路濾波器電路形式可供選擇；參考頻率源可根據(jù)需求選擇應(yīng)用；包含豐富的可供選擇的PLL芯片；可仿真頻率合成器輸出的相位噪聲及雜散指標(biāo)結(jié)果；對頻率轉(zhuǎn)換時(shí)間可進(jìn)行模擬輸出；按照仿真結(jié)果模擬分析出所需電路的相關(guān)元器件參數(shù)。

因此，對ADI的鎖相環(huán)芯片而言，可以充分利用ADIsimPLL3.6的強(qiáng)大功能，將環(huán)路濾波器設(shè)計(jì)得盡可能完美。而對具有相似功能的頻率合成器PLL芯片而言，可以對模擬仿真結(jié)果做一些必要的參數(shù)調(diào)整和修正，對環(huán)路濾波器的設(shè)計(jì)和性能提高也是很有幫助的。

環(huán)路濾波器的設(shè)計(jì)主要在于選擇合適的環(huán)路濾波器拓?fù)浣Y(jié)構(gòu)，環(huán)路濾波器階數(shù)，相位裕度，以及環(huán)路帶寬［4-5］。

圖2是幾種不同階數(shù)的無源環(huán)路濾波器。

圖2 無源環(huán)路濾波器不同拓?fù)浣Y(jié)構(gòu)

本次設(shè)計(jì)環(huán)路濾波器依次采用上述三種無源環(huán)路濾波器，分別是（a）二階無源環(huán)路濾波器、（b）三階無源環(huán)路濾波器、（c）四階無源環(huán)路濾波器。

根據(jù)ADIsimPLL 3.6的設(shè)計(jì)要求，進(jìn)行各項(xiàng)參數(shù)的設(shè)置。首先選擇PLL芯片ADF4351進(jìn)行如下參數(shù)配置：工作頻率范圍fmin＝35MHz，fmax＝4.4GHz鑒相頻率選擇fPFD＝10MHz等，各項(xiàng)參數(shù)設(shè)置完成后選擇“完成”，進(jìn)行模擬仿真計(jì)算。環(huán)路濾波器的仿真結(jié)果可以清楚地顯示出頻率曲線、相位噪聲曲線、頻率切換時(shí)間、雜散分布以及環(huán)路增益等多項(xiàng)仿真結(jié)果，并生成環(huán)路濾波器各電阻器和電容器的參數(shù)值。最后，可根據(jù)工程設(shè)計(jì)要求，對相應(yīng)器件的參數(shù)值進(jìn)行調(diào)整，以滿足實(shí)際應(yīng)用中工程設(shè)計(jì)的要求。參數(shù)調(diào)整過程中，所有仿真結(jié)果是可以實(shí)時(shí)更新的，這樣有利于調(diào)整過程中對仿真結(jié)果的掌握。

5 無源環(huán)路濾波器對PLL環(huán)路影響的仿真對比

本節(jié)主要對圖2中所示的三種不同階數(shù)的無源環(huán)路濾波器構(gòu)成的鎖相環(huán)路在ADIsimPLL 3.6中進(jìn)行仿真實(shí)驗(yàn)，并觀察各項(xiàng)對比結(jié)果。

5.1 頻率對比

圖2中相應(yīng)的濾波器對應(yīng)的PLL輸出頻率如圖3所示，圖中（a）、（b）、（c）分別對應(yīng)圖2中（a）、（b）、（c）各無源環(huán)路濾波器對應(yīng)的PLL輸出頻率。

由圖可知，圖2（a）中的二階濾波器所對應(yīng)的PLL輸出頻率最大，約為4.410GHz，圖2（b）中的三階濾波器對應(yīng)的PLL輸出頻率約為4.407GHz，圖2（c）中的四階濾波器對應(yīng)的PLL輸出頻率約為4.405GHz，為最小。由此可見，無源環(huán)路濾波器的階數(shù)越低，其對應(yīng)的PLL輸出頻率越大；但三階和四階無源環(huán)路濾波器對應(yīng)的PLL輸出頻率差距不大。

5.2 鎖定時(shí)間對比

圖2中相應(yīng)的濾波器對PLL系統(tǒng)鎖定時(shí)間的影響如圖4所示，圖4中（a）、（b）、（c）分別對應(yīng)圖2中（a）、（b）、（c）各無源環(huán)路濾波器組成的PLL鎖定時(shí)間。

圖3 不同濾波器對應(yīng)的PLL輸出頻率

圖4 不同濾波器對應(yīng)的PLL鎖定時(shí)間

由圖可見，圖2（a）中的二階濾波器所對應(yīng)的PLL鎖定時(shí)間最短，約為61us，圖2（b）中的三階濾波器對應(yīng)的PLL鎖定時(shí)間約為75us，圖2（c）中的四階濾波器對應(yīng)的PLL鎖定時(shí)間約為82us，為最長。由此可見，無源環(huán)路濾波器的階數(shù)越低，其對應(yīng)的PLL鎖定時(shí)間越短。

5.3 鎖定檢測輸出對比

如圖5所示為圖2中相應(yīng)的濾波器對PLL系統(tǒng)的鎖定檢測輸出，圖中（a）、（b）、（c）分別對應(yīng)圖2中（a）、（b）、（c）各無源環(huán)路濾波器組成的PLL鎖定檢測輸出。

由ADF4351引腳配置可知，LD為鎖定檢測輸出引腳。此引腳輸出邏輯高電平時(shí)表示PLL鎖定，邏輯低電平輸出表示PLL失鎖。由圖可見，圖5（a）中二階濾波器所對應(yīng)PLL的LD引腳達(dá)到高電平所用時(shí)間最短，四階濾波器對應(yīng)的PLL引腳達(dá)到高電平所用時(shí)間最長。由此可見，無源環(huán)路濾波器的階數(shù)越低，其對應(yīng)的PLL鎖定時(shí)間越短。

6 結(jié)束語

選取3種不同結(jié)構(gòu)的無源環(huán)路濾波器，在保持濾波器環(huán)路帶寬與相位裕量相同（以上仿真均在63KHz處的相位裕度為45°）的前提下，在PLL環(huán)路中濾波器對整個(gè)系統(tǒng)的頻率、鎖定時(shí)間、鎖定檢測輸出影響結(jié)果進(jìn)行仿真比較分析。仿真表明，無源環(huán)路濾波器的階數(shù)越高，系統(tǒng)響應(yīng)越慢，但濾波效果越好。而在很多重要場合必須使用高階環(huán)路濾波器，但更多電子元器件的加入會產(chǎn)生更多的帶內(nèi)噪聲，且設(shè)計(jì)復(fù)雜，成本相對較高，實(shí)踐中需要各方面考慮，根據(jù)需求選擇合適的濾波器。圖6給出四階無源環(huán)路濾波器對應(yīng)的PLL電路圖［6-8］。

圖5 不同濾波器對應(yīng)的PLL鎖定檢測輸出

圖6 四階無源環(huán)路濾波器對應(yīng)的PLL電路圖

［1］ 邱玉松.應(yīng)用于高速串行接口的高性能鎖相環(huán)設(shè)計(jì)與實(shí)現(xiàn)［D］.長沙：湖南大學(xué)，2015. QIU Yu-song.Design and implementation of high performance phase locked loop for high speed serial interface［D］.Changsha：Hunan University，2015.

［2］ 陳凌云.C波段頻率合成源的研制［D］.南京：南京理工大學(xué)，2005. CHEN Ling-yun.Development of C band frequency synthesizer［D］.Nanjing：Nanjing University of Science and Technology，2005.

［3］ Thompson I V，Brennan P V.Fourth-order PLL loop filters design technique with invariant frequency and phase margin［J］.IEE Proc.-Circuits Devices Syst，2005，152（2）：103-108.

［4］ 楊宜生.基ADF4106的本振源的設(shè)計(jì)與實(shí)現(xiàn)［J］.科技信息，2012（14）：341. YANG Yi-sheng.The design and tealization of Local oscillator based on ADS［J］.Science and Technology Information，2012（14）：341.

［5］ 丁新強(qiáng).基于ADF4106的鎖相環(huán)設(shè)計(jì)［J］.電子測試，2011（6）：16-18. DING Xin-qiang.Design of phase locked loop which is based on ADF4106［J］.Electronic Test，2011（6）：16-18.

［6］ 趙浩平，劉乃安.鎖相頻率合成器ADF4360-4及其在WLAN混頻電路中的應(yīng)用［J］.國外電子元器件，2007（10）：22-24. ZHAO Hao-ping，LIU Nai-an.Phase locked frequency synthesizer ADF4360-4 and its application in WLAN mixer circuit［J］.Foreign electronic components，2007（10）：22-24.

［7］ 萬琰.基于單片機(jī)控制的ADF4106鎖相頻率合成器設(shè)計(jì)［J］.電子元器件應(yīng)用，2009，11（6）：30-32. WAN Yan.Design of ADF4106 phase locked frequency synthesizer based on single chip microcomputer［J］. Electronic Component＆Device Applications，2009，11（6）：30-32.

［8］ Floyd M Gardner.鎖相環(huán)技術(shù)［M］.姚劍清，譯.北京：人民郵電出版社，2007. Floyd M Gardner.phase-locked loop technology［M］. Yao Jian-qing，translation.Beijing：People＇s Posts and Telecommunications Press，2007.

Analysis of Performance of Passive Loop Filter Based on PLL

Wang Ying，Yin Xinghui
（Hohai University，Nanjing 211100，China）

The phase locked frequency synthesis technology is one of the key technologies for the realization of high performance index ofmodern communication electronic system.The loop filter，as an important component of phase locked loop for the performance of the PLL，maintains the stability，controls loop internal and external noise and eliminates the reference sideband spurious interference（spurs）. Different orders of the passive loop filterwill have differenteffects on the phase locked loop（PLL）loop. The software ADIsimpll V3.6 is adopted，three different structures of passive loop filter are selected and simulation model of phase locked loop is established.Based on the same loop filter bandwidth and phase margin，the simulation analysis is conducted for filter frequency，lock time and lock detection output of the system in PLL loop.The simulation results show that it has the lower order，the better filtering effect and the faster lock time.

Phase-locked loop；The passive loop filter；ADIsimPLL V3.6 software；Order；Filtering effect；Lock time

10.3969／j.issn.1002-2279.2016.06.013

TN87

A

1002-2279（2016）06-0052-04

國家自然科學(xué)基金——面上項(xiàng)目：微波與毫米波超寬帶天線研究（U1531101）

王瑩（1991-），女，黑龍江省寶清縣人，碩士研究生，主研方向：自動(dòng)控制。

2016-04-01