多核處理器核間的通信研究與實現(xiàn)

摘 要： 針對多核處理器的特點提出一種新型的異構(gòu)多核DSP處理器結(jié)構(gòu)。主處理器為通用處理器，作為控制密集型處理器核用于系統(tǒng)管理和控制；8個DSP作為計算密集型處理器核，用于大信息量融合計算。詳細設(shè)計8個DSP之間的NoC互連結(jié)構(gòu)。首先采用2×4 2D Turos結(jié)構(gòu)進行單個路由節(jié)點結(jié)構(gòu)的設(shè)計，包括數(shù)據(jù)包格式、路由和仲裁設(shè)計；其次對路由節(jié)點進行編碼、路由算法設(shè)計和確定節(jié)點路由方向。該結(jié)構(gòu)具有總線局部通信帶寬高的優(yōu)點，采用NoC的易擴展性和NoC在各DSP之間通信的并行性使系統(tǒng)規(guī)模易于擴展并滿足大批量數(shù)據(jù)傳輸要求。最后通過仿真實驗，驗證了該設(shè)計的有效性，為后續(xù)多核處理器的設(shè)計與實現(xiàn)打下堅實的技術(shù)基礎(chǔ)。

關(guān)鍵詞： 多核處理器； 片上網(wǎng)絡(luò)； 拓撲結(jié)構(gòu)； 數(shù)據(jù)傳輸

中圖分類號： TN911?34； TP391 文獻標識碼： A 文章編號： 1004?373X（2016）16?0083?05

Abstract： Aiming at the characteristics of multi?core processor， a new heterogeneous structure of multi?core DSP is put forward. The main processor is a common processor used for system management and control to control the intensive processor cores. Eight DSPs as the computation intensive processor cores are used to fuse and calculate the large amount of information. The structure of NoC interconnection among 8 DSPs was designed detailedly. The 2×4 2D Turos structure is used to design the single routing node structure， including data packet format design， routing design and arbitration design. And then the items of routing nodes coding， routing algorithm design and node routing direction determining were performed. This structure has the advantage of high bus local communication bandwidth. The extensibility of NoC and parallelism of NoC communication among DSPs are used to extend the system scale easily and satisfy the requirement of massive data transmission. The validity of the design was verified with simulation experiment， and it lays a solid technical foundation for follow?up design and implementation of multi?core processors.

Keywords： multi?core processor； Network on Chip； topology structure； data transmission

0 引 言

多核處理器是在一個芯片上集成多個處理器核，通過多核并行執(zhí)行的方式來提高性能，對計算機體系結(jié)構(gòu)的發(fā)展有著深遠的影響[1?2]。

近年來，國內(nèi)在多核處理器方面主要以中科院龍芯系列、國防科大MASA和“飛騰64”（FT64）、西安微電子技術(shù)研究所并行處理器等為典型代表。

以總線結(jié)構(gòu)為主要通信與互連方式的多核處理器越來越難以滿足要求，面臨以下問題：通信效率及互連線延遲問題；單一時鐘同步問題；可擴展性問題。

因此，多核處理器核間互連需要一種更完善的互連技術(shù)——NoC（Network on Chip）技術(shù)[3?5]。

NoC的核心思想是借鑒并移植計算機網(wǎng)絡(luò)中的概念和研究方法[6?7]，在單個芯片上實現(xiàn)基于網(wǎng)絡(luò)通信的多處理器系統(tǒng)，從體系結(jié)構(gòu)上徹底解決總線架構(gòu)的不足。

1 異構(gòu)多核處理器結(jié)構(gòu)

本文提出了一種新型的異構(gòu)多核DSP處理器結(jié)構(gòu)，其結(jié)構(gòu)架構(gòu)如圖1所示。主處理器為通用處理器，作為控制密集型處理器核，用于系統(tǒng)管理和控制；8個DSP作為計算密集型處理器核，用于大信息量融合計算。該結(jié)構(gòu)采用總線+NoC互連結(jié)構(gòu)?？偩€用于連接主處理器、共享存儲器以及I/O。8個DSP采用NoC進行互連，滿足大批量數(shù)據(jù)傳輸要求，它們通過片上總線和主處理器進行通信。該結(jié)構(gòu)利用總線局部通信帶寬高的優(yōu)點；利用NoC在各DSP之間通信的并行性來滿足大批量數(shù)據(jù)傳輸要求。同時利用NoC的易擴展性，使系統(tǒng)規(guī)模易于擴展。

1.1 拓撲結(jié)構(gòu)設(shè)計

拓撲結(jié)構(gòu)體現(xiàn)了NoC中通信節(jié)點是如何在芯片中分布和連接的。

本文采用2D Torus結(jié)構(gòu)作為2×4 NoC的拓撲結(jié)構(gòu)。如圖2所示，DSP0～DSP7為連接在NI（Network Interface）上的DSP處理器，R0～R7為8個路由節(jié)點。其中，R0～R3不直接與總線連接，它們和總線的通信是通過R0～R7和NI實現(xiàn)，為四輸入路由節(jié)點；R4～R7通過NI與總線相連，為五輸入的路由節(jié)點。

1.2 路由節(jié)點設(shè)計

由圖2看出，R0～R3為四輸入和四輸出路由節(jié)點。為了提高網(wǎng)絡(luò)拓撲結(jié)構(gòu)數(shù)據(jù)并行傳輸能力，采用結(jié)合的輸入/輸出緩存結(jié)構(gòu)，輸入端口和輸出端口都設(shè)有FIFO緩存，其內(nèi)部框圖如圖3所示。

由圖3可看出，路由節(jié)點結(jié)構(gòu)主要由四部分組成：輸入部分、仲裁和調(diào)度部分、Switch和輸出部分。

本文采用輪轉(zhuǎn)優(yōu)先級算法和固定優(yōu)先級算法相結(jié)合的仲裁調(diào)度算法。如圖4所示為仲裁狀態(tài)轉(zhuǎn)換圖。其中，“響應(yīng)端口0”表示上次響應(yīng)輸入端口0，方框內(nèi)的數(shù)字’0’，’1’，’2’，’3’分別表示輸入端口0、輸入端口1、輸入端口2和輸入端口3。r0，r1，r2和r3分別表示輸入端口0、輸入端口1、輸入端口2和輸入端口3的請求信號，當(dāng)請求信號有效時為’1’，無效時為’0’。

目前，大部分NoC中都采用二進制編碼機制[8?9]，即XY坐標編址，每個節(jié)點的地址分別與首節(jié)點X坐標與Y坐標偏移量的二進制編碼組合。本文也采用二進制編碼機制，路由節(jié)點編碼如圖5所示，該編碼使得路由算法的設(shè)計更為簡單。

1.3 路由算法設(shè)計

8個路由節(jié)點編碼如圖5所示。本文設(shè)計的路由算法如下，先向Y方向路由，再向X方向路由，屬于一種最短距離的確定型路由算法，簡稱Y?X路由算法：

If a=1 then

Data is transmitted to Y+（or Y-） direction；

Else if a=0 then

If b=0 then

Data is transmitted to local direction；

Else if b=1 or b=2 then

Data is transmitted to X+（or X-） direction；

Else if b=3 then

Data is transmitted to X+3（or X-3） direction；

End if；

End if；

在路由算法設(shè)計中，首先對緩沖區(qū)中的數(shù)據(jù)進行解析，通過比較目的節(jié)點編碼和當(dāng)前節(jié)點編碼來確定路由方向。四輸入節(jié)點路由方向如圖6所示，五輸入節(jié)點路由方向如圖7所示。

根據(jù)圖5路由節(jié)點編碼、圖6和圖7分別為四輸入和五輸入節(jié)點度路由方向，確定各個路由節(jié)點之間端口連接關(guān)系，實現(xiàn)了2×4 2D Torus拓撲結(jié)構(gòu)設(shè)計。

2 仿真驗證

以上設(shè)計采用Active?HDL軟件進行編程實現(xiàn)。其中，Buffer采用64×8 b FIFO。在仿真驗證階段，輸入數(shù)據(jù)包格式如圖8所示。

2.1 單個路由節(jié)點數(shù)據(jù)傳輸?shù)恼_性

2.1.1 無端口競爭的數(shù)據(jù)傳輸?shù)恼_性

以輸入端口0為例，向輸出端口3發(fā)送5個數(shù)據(jù)，輸入端口0向輸出端口3發(fā)送的數(shù)據(jù)為：

輸入端口0： ”A0”，”A1”，”A2”，”A3”，”00”。

仿真結(jié)果如圖9所示

2.1.2 有端口競爭的數(shù)據(jù)傳輸?shù)恼_性

以輸入端口0～輸入端口4為輸入端口，同時向輸出端口3輸出3個數(shù)據(jù)，驗證出現(xiàn)競爭時的數(shù)據(jù)傳輸?shù)恼_性。輸入端口0～輸入端口3輸入的數(shù)據(jù)分別為：

輸入端口0： ”90”， ”91”， ”00”；

輸入端口1： ”92”，”93”，”00”；

輸入端口2： ”94”，”95”，”00”；

輸入端口3： ”96”，”97”， ”00”；

仿真結(jié)果如圖10所示。

由以上仿真結(jié)果看出，單個路由節(jié)點中，數(shù)據(jù)傳輸經(jīng)過中間的各個環(huán)節(jié)，其結(jié)果正確，并實現(xiàn)了數(shù)據(jù)連續(xù)讀寫操作。

2.2 路由節(jié)點之間數(shù)據(jù)傳輸?shù)恼_性

以R0路由節(jié)點為例，依次向R0～R7分別發(fā)送2個數(shù)據(jù)， R0分別向其他路由節(jié)點輸入的數(shù)據(jù)分別為：

仿真結(jié)果如圖11所示。

數(shù)據(jù)向網(wǎng)絡(luò)中傳輸數(shù)據(jù)時，通過對輸入數(shù)據(jù)進行解析、路由和仲裁，數(shù)據(jù)準確地發(fā)送到相應(yīng)的輸出端口，并且實現(xiàn)了數(shù)據(jù)的連續(xù)讀寫操作。

2.3 路由節(jié)點向總線傳輸數(shù)據(jù)的正確性

以R0路由節(jié)點為例，依次向R4～R7總線端口分別發(fā)送2個數(shù)據(jù)， R0分別向R4～R7路由節(jié)點輸入的數(shù)據(jù)分別為：

仿真結(jié)果如圖12所示。

根據(jù)圖12仿真結(jié)果，R0中的數(shù)據(jù)經(jīng)過網(wǎng)絡(luò)傳輸后，準確地發(fā)送到相應(yīng)的輸出端口，并實現(xiàn)了數(shù)據(jù)的讀寫傳輸。

2.4 總線向路由節(jié)點傳輸數(shù)據(jù)的正確性

以R4路由節(jié)點總線輸入端口為例，依次向R0～R7分別發(fā)送2個數(shù)據(jù)， R4分別向其他路由節(jié)點輸入的數(shù)據(jù)分別為：

R0： ”81”， ”82”， ”00”；

由仿真結(jié)果看出，總線上的數(shù)據(jù)經(jīng)NI向網(wǎng)絡(luò)傳輸后，準確地傳輸?shù)较鄳?yīng)的路由節(jié)點，并實現(xiàn)了數(shù)據(jù)的連續(xù)讀/寫操作。

3 性能分析

2×4 2D Torus拓撲結(jié)構(gòu)選用FPGA器件中Vertex4的xc4vsx55?12ff1148，利用ISE 9.1工具進行物理綜合、布局布線、優(yōu)化，其資源占用情況如表1所示。網(wǎng)絡(luò)環(huán)境、仿真環(huán)境以及吞網(wǎng)絡(luò)環(huán)境、仿真環(huán)境以及吞吐率如表2所示。點對點數(shù)據(jù)傳輸時吞吐率、平均網(wǎng)絡(luò)延遲結(jié)果如表3所示。

4 結(jié) 論

本文采用異構(gòu)多核DSP的解決方案，以通用處理器作為主處理器核，用于控制和管理；8個DSP作為計算密集型處理器核，用于大數(shù)據(jù)量數(shù)據(jù)處理。得到以下成果：詳細設(shè)計了8個DSP之間的NoC互連結(jié)構(gòu)。首先采用2×4 2D Turos結(jié)構(gòu)，并進行了單個路由節(jié)點結(jié)構(gòu)的設(shè)計。其次對路由節(jié)點進行編碼、路由算法設(shè)計和確定節(jié)點度路由方向；通過仿真實驗，驗證了設(shè)計的有效性，為以后最終的多核處理器的設(shè)計與實現(xiàn)打下了堅實的技術(shù)基礎(chǔ)。

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