姚茂群, 楊　凱, 許聰源, 沈繼忠

(1. 杭州師范大學(xué) 國(guó)際服務(wù)工程學(xué)院, 浙江 杭州 311121； 2. 浙江大學(xué) 信息與電子工程學(xué)院， 浙江 杭州 310027)

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基于RTD可編程邏輯門的數(shù)字電路3層網(wǎng)絡(luò)綜合算法

姚茂群1, 楊凱1, 許聰源2, 沈繼忠2

(1. 杭州師范大學(xué) 國(guó)際服務(wù)工程學(xué)院, 浙江 杭州 311121； 2. 浙江大學(xué) 信息與電子工程學(xué)院， 浙江 杭州 310027)

隨著集成電路的不斷發(fā)展，CMOS器件的工藝逐漸達(dá)到其物理設(shè)計(jì)極限，研究新器件和新設(shè)計(jì)方法成為集成電路繼續(xù)發(fā)展的必經(jīng)之路. 閾值邏輯門因具有強(qiáng)大的邏輯功能而備受關(guān)注，共振隧穿二極管(RTD)因其負(fù)阻特性在設(shè)計(jì)閾值邏輯門時(shí)更具優(yōu)勢(shì). 由于閾值邏輯門與二進(jìn)制神經(jīng)元模型有相似之處，因此可用神經(jīng)網(wǎng)絡(luò)模型實(shí)現(xiàn)邏輯函數(shù)，從而為電路設(shè)計(jì)提供新的思路. 對(duì)基于RTD可編程邏輯門的3層網(wǎng)絡(luò)算法中的隱層綜合算法進(jìn)行了改進(jìn)，提出采用漢明距離最大優(yōu)先覆蓋的方法對(duì)真向量進(jìn)行覆蓋，從而提高了真向量的覆蓋效率，減少了隱層函數(shù)個(gè)數(shù)，并采用真假向量標(biāo)記的方法簡(jiǎn)化了隱層綜合算法.提出的算法比原隱層綜合算法簡(jiǎn)單，進(jìn)一步簡(jiǎn)化了基于RTD可編程邏輯門實(shí)現(xiàn)n變量函數(shù)的電路.

閾值邏輯門；RTD可編程邏輯門；綜合算法

Journal of Zhejiang University(Science Edition), 2016,43(5):567-572,579

隨著集成電路的不斷發(fā)展，互補(bǔ)金屬氧化物半導(dǎo)體CMOS制造工藝逐漸逼近其物理極限，為了使集成電路繼續(xù)按照摩爾定律發(fā)展下去，研究新器件和新設(shè)計(jì)方法成為必經(jīng)之路[1-2]. 共振隧穿器件(resonant tunneling devices，RTD)比CMOS器件擁有更優(yōu)秀的性能和特性，具有負(fù)內(nèi)阻、高頻高速、自鎖、低功耗以及實(shí)現(xiàn)功能豐富等特點(diǎn)[3-4]. 閾值邏輯門因具有強(qiáng)大的邏輯功能且獨(dú)自構(gòu)成完備集而備受關(guān)注，而用RTD器件設(shè)計(jì)閾值邏輯門更具優(yōu)勢(shì)[5-6]. 由于閾值邏輯門與人工神經(jīng)網(wǎng)絡(luò)中的二進(jìn)制神經(jīng)元模型有相似之處，可用神經(jīng)網(wǎng)絡(luò)模型實(shí)現(xiàn)邏輯函數(shù)，文獻(xiàn)[7-9]提出用二進(jìn)制神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)邏輯函數(shù)的計(jì)算，然而這些算法得到的閾值函數(shù)輸入權(quán)值和閾值取值范圍非常大，不利于硬件電路的實(shí)現(xiàn). 文獻(xiàn)[10]提出一種基于RTD的新的可編程邏輯門電路RTD-PLG(RTD-programmable logic gate)，并且提出了基于RTD-PLG的函數(shù)綜合算法. 雖然用RTD可編程邏輯門RTD-PLG可實(shí)現(xiàn)任意n變量函數(shù)，但其綜合算法存在算法效率低、運(yùn)算速度慢、設(shè)計(jì)的電路相對(duì)復(fù)雜等不足[10-11]. 針對(duì)以上問(wèn)題，本文提出新的3層網(wǎng)絡(luò)綜合算法，為RTD可編程邏輯門RTD-PLG實(shí)現(xiàn)n變量邏輯函數(shù)提供更優(yōu)的綜合算法，并可簡(jiǎn)化電路.

1　RTD可編程邏輯門和3層網(wǎng)絡(luò)

1.1RTD可編程邏輯門

文獻(xiàn)[10]設(shè)計(jì)了一種RTD可編程邏輯門RTD-PLG，可用于實(shí)現(xiàn)任意n變量邏輯函數(shù).此電路由MOBILE結(jié)構(gòu)[12]和2n個(gè)輸入分支構(gòu)成，其中n個(gè)輸入分支與驅(qū)動(dòng)RTD并聯(lián)，稱為正輸入端，另外n個(gè)輸入分支與負(fù)載RTD并聯(lián)，稱為負(fù)輸入端. 其電路圖及符號(hào)如圖1所示，輸入輸出關(guān)系可表示為：

(1)

圖1　RTD可編程邏輯門Fig.1　Universal threshold logic gate

1.23層網(wǎng)絡(luò)結(jié)構(gòu)

人工神經(jīng)網(wǎng)絡(luò)中的二進(jìn)制前向神經(jīng)網(wǎng)絡(luò)由輸入層、隱層和輸出層[13]3層結(jié)構(gòu)組成，如圖2所示. 文獻(xiàn)[10]用此結(jié)構(gòu)實(shí)現(xiàn)任意n變量邏輯函數(shù)，輸入層電路由二輸入RTD-PLG組成，用以對(duì)輸入信號(hào)進(jìn)行整形，確保經(jīng)過(guò)這層的所有輸出時(shí)序一致；隱層電路由多個(gè)RTD-PLG組成，實(shí)現(xiàn)函數(shù)所需的邏輯功能；輸出層電路由1個(gè)RTD-PLG組成，用來(lái)處理隱層輸出，得到最后的輸出結(jié)果.

圖2　3層網(wǎng)絡(luò)結(jié)構(gòu)Fig.2　Structure of three layers network

1.33層網(wǎng)絡(luò)綜合算法中的定理與概念

1.3.1真假向量

x1x2x3000111100110111000

圖33變量函數(shù)的卡諾圖

Fig.3Karnaugh map of three-variable function

1.3.2漢明距離

2個(gè)輸入向量之間相異輸入變量的個(gè)數(shù)稱為漢明距離，記為dj[14]. 圖3所示函數(shù)中，向量X0=(0,0,0)和X2=(0,1,0)的漢明距離為d1=1，向量X2=(0,1,0)和X4=(1,0,0)的漢明距離為d2=2.

1.3.3覆蓋

選擇一個(gè)輸入向量，與其漢明距離小于等于d(0≤d≤n)的所有輸入向量(包括所選擇的輸入向量)稱為被此向量以漢明距離d所覆蓋. 圖3函數(shù)中，向量X0=(0,0,0)，以漢明距離1進(jìn)行覆蓋，覆蓋的向量有X0=(0,0,0)，X1=(0,0,1)，X2=(0,1,0)，X4=(1,0,0).

定理1[14]選擇一個(gè)真向量Xi作為核心向量，如果滿足與其漢明距離小于等于d(0≤d≤n)的所有輸入向量均為真向量，那么這些向量(包括核心向量)可以表示為f(X)=1,當(dāng)w1x1+w2x2+…+wnxn≥T.

(2)

其中，ωi為權(quán)值，T為閾值，可由下式得到：

(3)

1.3.4抑制向量

將某些假向量暫時(shí)看作真向量，從而使部分真向量滿足定理1，這些假向量稱為抑制向量[14].

2　改進(jìn)的3層網(wǎng)絡(luò)算法

3層網(wǎng)絡(luò)算法中最主要的為隱層算法，通過(guò)尋找核心向量和確定漢明距離，最終覆蓋所有的真向量，并使用抑制向量糾正在覆蓋過(guò)程中覆蓋的假向量，以實(shí)現(xiàn)所需的邏輯功能. 文獻(xiàn)[10]提出的基于RTD-PLG的3層網(wǎng)絡(luò)綜合算法已很好地覆蓋了所有真向量，不足之處在于：(1)在選擇了核心向量或者抑制向量后，采用以漢明距離從小到大的覆蓋方法對(duì)真向量進(jìn)行覆蓋，使得覆蓋真向量的速度較慢，從而降低了算法效率. (2)當(dāng)使用抑制向量糾正在覆蓋真向量的過(guò)程中同時(shí)被覆蓋的假向量時(shí)，選擇的抑制向量數(shù)量過(guò)多，導(dǎo)致隱層函數(shù)數(shù)量也過(guò)多.

文獻(xiàn)[10]用HSPICE對(duì)電路的正確性進(jìn)行了仿真論證，本文對(duì)其隱層綜合算法做了改進(jìn)，提出了新的3層網(wǎng)絡(luò)綜合算法. 為使算法表述更統(tǒng)一，本文綜合了核心向量與抑制向量的概念，消除了核心向量為真向量的約束. 為提高算法的效率，在選擇了核心向量后，采用以漢明距離從大到小的覆蓋方法對(duì)真向量進(jìn)行覆蓋，即選取離核心向量最遠(yuǎn)的真向量的漢明距離作為初始距離對(duì)真向量進(jìn)行覆蓋，并采用可重疊覆蓋方式選擇核心向量，即核心向量可重復(fù)選擇，相同的核心向量以不同的漢明距離分別對(duì)真向量進(jìn)行覆蓋. 為方便閱讀，算法中變量符號(hào)定義如下：

n：函數(shù)的變量數(shù).

Xi：函數(shù)的第i個(gè)輸入向量.

tagi：輸入向量Xi的真假標(biāo)記.

hi：記錄每個(gè)tagi被修改的次數(shù).

dj：第j次覆蓋的漢明距離.

rj：第j次覆蓋后，被覆蓋的tagi=1的向量個(gè)數(shù).

wj：第j次覆蓋后，被覆蓋的tagi=0的向量個(gè)數(shù).

fi：核心向量Xi所對(duì)應(yīng)的隱層函數(shù).

ki：核心向量Xi所對(duì)應(yīng)的隱層函數(shù)的權(quán)值.

改進(jìn)的基于RTD-PLG的3層網(wǎng)絡(luò)綜合算法步驟：

步驟1標(biāo)記待綜合實(shí)現(xiàn)的n變量函數(shù)所有輸入向量Xi，若為真向量，則標(biāo)記tagi=1，若為假向量，則tagi=0. 每個(gè)標(biāo)記對(duì)應(yīng)1個(gè)修改次數(shù)參量hi=0.

步驟3計(jì)算核心向量Xi覆蓋的向量中tagi=1和tagi=0的向量個(gè)數(shù)rj和wj，若rj

步驟4修改核心向量Xi所覆蓋的所有向量的tagi：若被覆蓋的向量為真向量，則修改其標(biāo)記tagi=0，若被覆蓋的向量為假向量，則修改其標(biāo)記tagi=1.

步驟5對(duì)所有修改過(guò)標(biāo)記的向量所對(duì)應(yīng)的hi進(jìn)行加1計(jì)數(shù).

步驟6重復(fù)步驟2至5，直到所有輸入向量的標(biāo)記tagi=0為止.

步驟7所有被確定的核心向量Xi所對(duì)應(yīng)的隱層函數(shù)fi，可由式(2)和(3)計(jì)算得到.

步驟8最終的輸出層函數(shù)則為

例1中函數(shù)f的卡諾圖如圖4所示，用新的3層網(wǎng)絡(luò)綜合算法實(shí)現(xiàn)，步驟如下：

x3x4x1x2 00011110001010010001111110100101

圖4例1函數(shù)f的卡諾圖

Fig.4Karnaugh map of example 1

步驟1標(biāo)記所有輸入向量.

步驟3修改被覆蓋的向量的標(biāo)記，tagi=0(i=0,3,6,9,12,13,15),tagi=1(i=1,4,5,7). 對(duì)所有修改的標(biāo)記進(jìn)行加1計(jì)數(shù)，hi=1(i=0,1,3,4,5,6,7,9,12,13,15).

步驟4以漢明距離d=2重新搜索所有輸入向量，因無(wú)法確定核心向量，所以漢明距離減1，即以漢明距離d2=1對(duì)所有輸入向量進(jìn)行搜索，發(fā)現(xiàn)假向量X5=(0,1,0,1)覆蓋的向量中tagi=1的個(gè)數(shù)最多，為4個(gè)，分別為X1=(0,0,0,1)，X4=(0,1,0,0)，X5=(0,1,0,1)，X7=(0,1,1,1)，同時(shí)X5=(0,1,0,1)也覆蓋了1個(gè)向量X13=(1,1,0,1). 因?yàn)?>1，所以可再次確定X5=(0,1,0,1)為核心向量. X5=(0,1,0,1)所對(duì)應(yīng)的標(biāo)記修改次數(shù)h5=1為奇數(shù)，則對(duì)應(yīng)的隱層函數(shù)權(quán)值k2=-1.

步驟5修改被覆蓋的向量的標(biāo)記，tagi=1(i=13)，tagi=0(i=1,4,5,7). 對(duì)所有修改的標(biāo)記進(jìn)行加1計(jì)數(shù)，hi=2(i=1,4,5,7,13).

步驟6以漢明距離d=1重新搜索所有輸入向量，因無(wú)法確定核心向量，所以漢明距離再減1，即以漢明距離d3=0，確定真向量X13=(1,1,0,1)和X10=(1,0,1,0)為核心向量，所對(duì)應(yīng)的標(biāo)記修改次數(shù)h13=2，為偶數(shù)，h10=0，也為偶數(shù)，則對(duì)應(yīng)的輸出函數(shù)權(quán)值k3=1和k4=1.

步驟7修改標(biāo)記后所有的向量標(biāo)記tagi=0，根據(jù)式(2)和(3)可得對(duì)應(yīng)的隱層函數(shù)為：

f1(X)=1,-x1+x2-x3+x4≥0.

(4)

f2(X)=1,-x1+x2-x3+x4≥1.

(5)

f3(X)=1,x1+x2-x3+x4≥3.

(6)

f4(X)=1,x1-x2+x3-x4≥2.

(7)

步驟8輸出層函數(shù)為

(8)

總共經(jīng)過(guò)4次搜索，選擇了4個(gè)核心向量完成所有真向量的覆蓋，依次覆蓋真向量的個(gè)數(shù)為7和1，得到4個(gè)隱層函數(shù). 根據(jù)式(1)和式(4)～(8)以及圖2所示結(jié)構(gòu)，用RTD-PLG實(shí)現(xiàn)例1函數(shù)f的電路如圖5(a)所示，其中用了5個(gè)RTD-PLG門. 而文獻(xiàn)[10]的算法則選擇X13=(1,1,0,1)為核心向量，以漢明距離d1=1對(duì)真向量進(jìn)行覆蓋，一次只能覆蓋4個(gè)真向量，同時(shí)覆蓋了1個(gè)假向量X5=(0,1,0,1)，選擇X5=(0,1,0,1)作為抑制向

圖5　例1函數(shù)f基于RTD-PLG的電路實(shí)現(xiàn)Fig.5　RTD-PLG implementation of example 1

量修正假向量X5=(0,1,0,1)，再選擇X0=(0,0,0,0)，X3=(0,0,1,1)，X6=(0,1,1,0)和X10=(1,0,1,0)為核心向量，以漢明距離都為0覆蓋剩下的真向量，選擇了5個(gè)核心向量和1個(gè)抑制向量，總共經(jīng)過(guò)6次搜索完成所有真向量的覆蓋，覆蓋真向量的個(gè)數(shù)依次為4，1，1，1和1，得到6個(gè)隱層函數(shù)，用RTD-PLG實(shí)現(xiàn)例1函數(shù)f的電路圖如圖5(b)所示，用了7個(gè)RTD-PLG門. 2種算法都沒(méi)有計(jì)算輸入層的4個(gè)二輸入RTD-PLG構(gòu)成的整形電路，本文算法比文獻(xiàn)[10]算法少用了2個(gè)RTD-PLG門，電路更簡(jiǎn)單.

函數(shù)f的卡諾圖如圖6所示，用新的3層網(wǎng)絡(luò)綜合算法實(shí)現(xiàn)，步驟如下：

x1x2x2x300011110001010110001111010100100

圖6例2函數(shù)f的卡諾圖

Fig.6Karnaugh map of example 2

步驟1以漢明距離d1=2搜索所有輸入向量，確定X5=(0,1,0,1)為核心向量，被覆蓋的向量中，6個(gè)向量的tagi=1(i=0,3,6,9,12,15)，5個(gè)向量的tagi=0(i=1,4,5,7,13). X5=(0,1,0,1)所對(duì)應(yīng)的標(biāo)記修改次數(shù)h5=0，為偶數(shù)，則對(duì)應(yīng)的隱層函數(shù)權(quán)值k1=1.

步驟2修改被覆蓋的向量的標(biāo)記，tagi=0(i=0,3,6,9,12,15)，tagi=1(i=1,4,5,7,13). 對(duì)所有修改的標(biāo)記進(jìn)行加1計(jì)數(shù)，hi=1(i=0,1,3,4,5,6,7,9,12,13,15).

步驟3以漢明距離d2=1搜索所有輸入向量，再次確定X5=(0,1,0,1)為核心向量，被覆蓋的向量中，5個(gè)向量的tagi=1(i=1,4,5,7,13)，無(wú)tagi=0向量. X5=(0,1,0,1)所對(duì)應(yīng)的標(biāo)記修改次數(shù)h5=1，為奇數(shù)，則對(duì)應(yīng)的隱層函數(shù)權(quán)值k2=-1.

步驟4修改標(biāo)記后所有的向量標(biāo)記tagi=0，根據(jù)式(2)和(3)，可得對(duì)應(yīng)的隱層函數(shù)為：

f1(X)=1,-x1+x2-x3+x4≥0.

(9)

f2(X)=1,-x1+x2-x3+x4≥1.

(10)

步驟5輸出層函數(shù)為

(11)

例2函數(shù)總共經(jīng)過(guò)2次搜索，選擇了2個(gè)核心向量完成所有真向量的覆蓋，并一次覆蓋了所有的真向量，得到2個(gè)隱層函數(shù). 根據(jù)式(1)和式(9)～(11)以及圖2所示結(jié)構(gòu)，用RTD-PLG實(shí)現(xiàn)例2函數(shù)f的電路，只需要3個(gè)RTD-PLG門. 文獻(xiàn)[10]算法選擇了2個(gè)核心向量和4個(gè)抑制向量，總共經(jīng)過(guò)6次搜索完成了所有真向量的覆蓋，覆蓋真向量的個(gè)數(shù)依次為3和3，得到6個(gè)隱層函數(shù)，需要7個(gè)RTD-PLG門實(shí)現(xiàn)此函數(shù). 同樣2種算法都沒(méi)有計(jì)算輸入層電路，本文算法比文獻(xiàn)[10]算法少用了4個(gè)RTD-PLG門，實(shí)現(xiàn)的電路更簡(jiǎn)單.

研究發(fā)現(xiàn)，若函數(shù)f以某一輸入向量為核心向量，真向量和假向量分別圍繞此核心向量以不同的漢明距離分布，滿足這種分布的函數(shù)用新的3層網(wǎng)絡(luò)綜合算法實(shí)現(xiàn)最為簡(jiǎn)單，觀察例2函數(shù)f后發(fā)現(xiàn)，以輸入向量X=(0,1,0,1)為核心向量，真向量以漢明距離d=2圍繞核心向量分布，假向量以漢明距離d=1圍繞核心向量分布.例2函數(shù)正好滿足此分布，因此電路特別簡(jiǎn)單.

例3使用RTD-PLG電路實(shí)現(xiàn)5變量偶校驗(yàn)函數(shù).

例3的5變量偶校驗(yàn)函數(shù)卡諾圖如圖7所示，用新的3層網(wǎng)絡(luò)綜合算法，其實(shí)現(xiàn)步驟如下：

x3x4x5x1x2 0000010110101101111011000001010101011010101011010101011010101010

圖7例3的5變量偶校驗(yàn)函數(shù)卡諾圖

Fig.7Karnaugh map of example 3 with 5 variables

步驟1以漢明距離d1=3搜索所有輸出向量，確定X30=(1,1,1,1,0)為核心向量，被覆蓋的向量中，12個(gè)向量的tagi=1(i=2,7,11,13,14,19,21,22,25,26,28,31)，8個(gè)向量的tagi=0(i=6,10,15,18,23,27,29,30).X30=(1,1,1,1,0)所對(duì)應(yīng)的標(biāo)記修改次數(shù)h30=0為偶數(shù)，則對(duì)應(yīng)的隱層函數(shù)權(quán)值k1=1.

步驟2修改被覆蓋的向量的標(biāo)記，tagi=0(i=2,7,11,13,14,19,21,22,25,26,28,31)，tagi=1(i=6,10,15,18,23,27,29,30). 對(duì)所有修改的標(biāo)記進(jìn)行加1計(jì)數(shù)，hi=1(i=2,6,7,10,11,13,14,15,18,19,21,22,23,25,26,27,28,29,30,31).

步驟3以漢明距離d2=2搜索所有輸入向量，再次確定X30=(1,1,1,1,0)為核心向量，被覆蓋的向量中，8個(gè)向量的tagi=1(i=6,10,15,18,23,27,29,30)，4個(gè)向量的tagi=0(i=14,22,26,31). X30=(1,1,1,1,0)所對(duì)應(yīng)的標(biāo)記修改次數(shù)h30=1為奇數(shù)，則對(duì)應(yīng)的隱層函數(shù)權(quán)值k2=-1.

步驟4修改被覆蓋的向量的標(biāo)記，tagi=0(i=6,10,15,18,23,27,29,30)，tagi=1(i=14,22,26,31). 對(duì)所有修改的標(biāo)記進(jìn)行加1計(jì)數(shù)，hi=2(i=6,10,14,15,18,22,23,26,27,29,30,31).

步驟5以漢明距離d3=1搜索所有輸入向量，再次確定X30=(1,1,1,1,0)為核心向量，被覆蓋的向量中，4個(gè)向量的tagi=1(i=14,22,26,31)，1個(gè)向量的tagi=0(i=30)，同時(shí)確定X0=(0,0,0,0,0)也為核心向量，被覆蓋的向量中，4個(gè)向量的tagi=1(i=1,4,8,16)，1個(gè)向量的tagi=0(i=0). X30=(1,1,1,1,0)所對(duì)應(yīng)的標(biāo)記修改次數(shù)h30=2為偶數(shù)，則對(duì)應(yīng)的隱層函數(shù)權(quán)值k3=1，X0=(0,0,0,0,0)所對(duì)應(yīng)的標(biāo)記修改次數(shù)h0=0為偶數(shù)，則對(duì)應(yīng)的隱層函數(shù)權(quán)值k4=1.

步驟6修改被覆蓋向量的標(biāo)記，tagi=0(i=14,22,26,31)，tagi=1(i=30)，tagi=0(i=1,4,8,16)，tagi=1(i=0). 對(duì)所有修改的標(biāo)記進(jìn)行加1計(jì)數(shù)，hi=3(i=14,22,26,30,31)，hi=1(i=0,4,8,16).

步驟7以漢明距離d4=0搜索所有輸入向量，再次確定X30=(1,1,1,1,0)和X0=(0,0,0,0,0)為核心向量，對(duì)應(yīng)的隱層函數(shù)權(quán)值為k5=-1和k6=-1.

步驟8修改標(biāo)記后的所有向量的標(biāo)記為tagi=0，根據(jù)式(2)和(3)可得對(duì)應(yīng)的隱層函數(shù)：

f1(X)=1,x1+x2+x3+x4-x5≥1.

(12)

f2(X)=1,x1+x2+x3+x4-x5≥2.

(13)

f3(X)=1,x1+x2+x3+x4-x5≥3.

(14)f4(X)=1,-x1-x2-x3-x4-x5≥-1.

(15)

f5(X)=1,x1+x2+x3+x4-x5≥4.

(16)

f6(X)=1,-x1-x2-x3-x4-x5≥0.

(17)

步驟9輸出層函數(shù)為

(18)

例3函數(shù)總共經(jīng)過(guò)6次搜索，選取了6個(gè)核心向量完成所有真向量的覆蓋，覆蓋真向量的個(gè)數(shù)依次為12和4，得到6個(gè)隱層函數(shù)，根據(jù)式(1)和式(12)～(18)以及圖2所示結(jié)構(gòu)，用RTD-PLG實(shí)現(xiàn)例3的5變量偶校驗(yàn)函數(shù)的電路，需要7個(gè)RTD-PLG門. 文獻(xiàn)[10]的算法選取了4個(gè)核心向量和4個(gè)抑制向量，經(jīng)過(guò)8次搜索完成所有真向量的覆蓋，覆蓋真向量的個(gè)數(shù)依次為4，4，4和4，得到8個(gè)隱層函數(shù)，需要9個(gè)RTD-PLG門.2種算法都沒(méi)有計(jì)算輸入層電路，本文算法比文獻(xiàn)[10]算法少用2個(gè)RTD-PLG門，電路更簡(jiǎn)單.

采用漢明距離最大優(yōu)先覆蓋的方法，以每次覆蓋盡可能多的真向量為原則，加快了覆蓋真向量的速度，從而減少了搜索的步驟和選擇核心向量的次數(shù)，并且在實(shí)現(xiàn)相同函數(shù)時(shí)減少了隱層函數(shù)的個(gè)數(shù)，因此，使用RTD-PLG實(shí)現(xiàn)n變量函數(shù)的電路更簡(jiǎn)單. 因新算法只利用漢明距離對(duì)所要實(shí)現(xiàn)的函數(shù)進(jìn)行搜索覆蓋，沒(méi)有多余步驟，所以算法相對(duì)簡(jiǎn)單，并能保證電路設(shè)計(jì)的正確性.

3　結(jié)　論

提出了一種基于RTD可編程邏輯門的新3層網(wǎng)絡(luò)綜合算法，此算法省去了抑制向量的概念，消除了核心向量必須為真向量的限制，使其表述更統(tǒng)一；采用漢明距離最大優(yōu)先覆蓋的方法，提高了真向量覆蓋的速度以及算法的搜索覆蓋效率；通過(guò)減少核心向量的數(shù)量，從而減少了隱層函數(shù)的個(gè)數(shù)，使設(shè)計(jì)的電路更簡(jiǎn)單. 本文算法運(yùn)用了真假標(biāo)記的方法對(duì)所有輸入向量進(jìn)行處理，只需要做重復(fù)的搜索覆蓋工作，算法更簡(jiǎn)單，利于計(jì)算機(jī)編程實(shí)現(xiàn). 研究發(fā)現(xiàn)，當(dāng)函數(shù)以某一輸入向量為核心向量，真假向量分別以不同的漢明距離圍繞核心向量分布時(shí)，用本文算法實(shí)現(xiàn)n變量函數(shù)，算法效率最高、電路設(shè)計(jì)最簡(jiǎn)單. 新的3層網(wǎng)絡(luò)綜合算法在計(jì)算效率和綜合結(jié)果兩方面都較原算法優(yōu)良，為用RTD可編程邏輯門實(shí)現(xiàn)n變量函數(shù)提供了更好的方法，使基于RTD-PLG設(shè)計(jì)的邏輯電路更簡(jiǎn)單.

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Three-layers network synthesis algorithm of digital circuits based on RTD programmable logic gates.

YAO Maoqun1, YANG Kai1, XU Congyuan2, SHEN Jizhong2

(1.InstituteofServiceEngineering,HangzhouNormalUniversity,Hangzhou311121,China; 2.CollegeofInformationScience&ElectronicEngineering,ZhejiangUniversity,Hangzhou310027,China)

With the development of integrated circuit, the CMOS technology will face some fundamental physical limittations. The new devices and new design methods thus become very important to the further development of integrated circuit industry. Threshold logic gate has been paid too much attention because of its powerful logic function, and the resonant tunneling diode (RTD) appears to be more suitable for designing the threshold logic gate because of its negative resistance characteristics. As the threshold logic gate and binary neuron model have similar structure, neural network model can be used to implement the logic functions, leading to a new idea for circuit design. In this paper, we improve the hidden layer algorithm of three layers network algorithm based on the RTD programmable logic gate, and propose a method which adopts the biggest distance of Hamming distance in preference to cover the true vector. Our method can improve the coverage efficiency of the true vector, and reduce the number of the hidden layer function. Meanwhile, we use the mark of true vector and false vector to simplify the algorithm. Compared to the original algorithm, the proposed algorithm is concise, and can simplify the circuit of the RTD programmable logic gate to implement thenvariable function.

threshold logic gate; RTD programmable logic gate; synthesis algorithm

2015-04-07.

國(guó)家自然科學(xué)基金資助項(xiàng)目( 61271124，61471314)；浙江省自然科學(xué)基金資助項(xiàng)目 (LY15F010011).

姚茂群(1967-)，ORCID:http://orcid.org/0000-0001-6484-4972,女，博士，教授，主要從事數(shù)字集成電路與系統(tǒng)、嵌入式系統(tǒng)與應(yīng)用研究,E-mail：yaomaoqun@163.com.

10.3785/j.issn.1008-9497.2016.05.013

TN 47

A

1008-9497(2016)05-567-06