溫建飛，岳鳳英，李永紅（.中北大學(xué)計算機(jī)與控制學(xué)院，太原03005；.中北大學(xué)儀器與電子學(xué)院，太原03005）

大容量彈載數(shù)據(jù)記錄器的設(shè)計與實現(xiàn)

溫建飛1，岳鳳英2*，李永紅2
（1.中北大學(xué)計算機(jī)與控制學(xué)院，太原030051；2.中北大學(xué)儀器與電子學(xué)院，太原030051）

提出了一種大容量彈載數(shù)據(jù)記錄器的設(shè)計方案，該方案主要完成3路高速圖像數(shù)據(jù)的接收，每個通道的數(shù)據(jù)帶寬為每秒150Mbyte/s，存儲容量為128 Gbyte。設(shè)計選用Xilinx公司的FPGA作為主控制器，完成對高速數(shù)據(jù)的接收，緩存和存儲。接收單元采用FPGA內(nèi)部集成的高速串行收發(fā)器RocketIOGTP，單個鏈路的數(shù)據(jù)接收速率為3.125Gbyte/s；緩存單元采用兩片DDR2 SDRAM芯片對接收到的高速數(shù)據(jù)進(jìn)行乒乓緩存；存儲單元采用32片NAND FLASH構(gòu)成存儲陣列，對緩存后的數(shù)據(jù)進(jìn)行存儲。同時，該記錄器能夠?qū)Υ鎯Φ臄?shù)據(jù)進(jìn)行事后讀取并進(jìn)行分析。

大容量；高速；RocketIOGTP；DDR2 SDRAM；乒乓緩存

數(shù)字化信息時代對高速信息的要求越來越高，尤其是在軍事航天領(lǐng)域。在航天領(lǐng)域為了了解飛行器艙內(nèi)的情況，飛行器在飛行過程中需要對艙內(nèi)環(huán)境進(jìn)行檢測并記錄，事后通過分析記錄器中的數(shù)據(jù)，其結(jié)果可以為下次飛行做好準(zhǔn)備工作。高速數(shù)據(jù)記錄器具有較好的發(fā)展前景，除了能夠滿足星載、彈載等軍事領(lǐng)域的數(shù)據(jù)記錄要求外，還可以擴(kuò)展到其他工業(yè)和商業(yè)領(lǐng)域。然而，隨著需要記錄的數(shù)據(jù)信息量和數(shù)據(jù)帶寬不斷增大，需要設(shè)計一種具有接收帶寬高、容量大、體積小、實時緩存存儲的數(shù)據(jù)記錄器裝置。

近年來，隨著對低功耗、高密度和高可靠性的固態(tài)存儲器的需求，采用NAND FLASH存儲器的數(shù)據(jù)記錄器廣泛地應(yīng)用于各個領(lǐng)域。NAND FLASH存儲器主要有以下特點(diǎn)：

（1）功耗低、成本低、存儲密度高。

（2）讀寫速度高、使用壽命長、數(shù)據(jù)存儲時間長。

（3）工作環(huán)境溫度范圍較大。

1　系統(tǒng)整體組成部分

大容量彈載數(shù)據(jù)記錄器主要完成飛行器在飛行過程中對3路高速圖像數(shù)據(jù)信息進(jìn)行實時接收、編碼和記錄的任務(wù)，飛行任務(wù)完成之后，用配套測試臺讀取記錄器中的數(shù)據(jù)，最后由上位機(jī)軟件對數(shù)據(jù)進(jìn)行分析和處理。測試臺和計算機(jī)之間通過USB3.0接口進(jìn)行通訊，上位機(jī)軟件完成下發(fā)指令、確認(rèn)數(shù)據(jù)、讀取數(shù)據(jù)和分析數(shù)據(jù)的任務(wù)。記錄器與測試臺的系統(tǒng)整體組成框圖如圖1所示。

圖1　記錄器與測試臺系統(tǒng)整體組成框圖

該記錄器裝置主要記錄高速圖像數(shù)據(jù)，根據(jù)任務(wù)的要求實現(xiàn)記錄器的整體功能，記錄器的主要技術(shù)指標(biāo)如下所示：

（1）飛行器系統(tǒng)為記錄器裝置提供+28 V的工作電壓，記錄器的功耗不超過28W。

（2）采集存儲三路高速圖像數(shù)據(jù)，LVDS接口，碼率為393.216Mbit/s，3路圖像的像素點(diǎn)均為640× 480，每行的像素點(diǎn)為640個，每列的像素點(diǎn)為480個，圖像速率每秒80副。

（3）記錄器容量要求不小于100Gbyte，支持連續(xù)存儲和超閾值存儲兩種模式。

2　總體方案設(shè)計

從整體功能上可以把大容量高速數(shù)據(jù)記錄器分為4個部分：系統(tǒng)電源單元、高速數(shù)據(jù)接收單元、數(shù)據(jù)緩存單元和數(shù)據(jù)存儲單元，總體功能組成原理框圖如圖2所示。

圖2　功能原理框圖

2.1系統(tǒng)電源的設(shè)計

由于飛行器系統(tǒng)供電為28 V，而記錄器所需要的電源種類較多。主要有：DDR2SDRAM需要0.9V 和1.8V直流穩(wěn)壓電源；FLASH需要3.3 V直流穩(wěn)壓電源；主控芯片Virtex-5系列FPGA可兼容多種I/O電壓，內(nèi)核和I/O單獨(dú)供電，內(nèi)核供電電壓為1.0 V，RocketIOGTP高速串行收發(fā)器供電電壓2.5 V。因此需要電源單元對輸入電源進(jìn)行專門的轉(zhuǎn)換和處理才能使用。通過測試，系統(tǒng)功耗為21W，滿足系統(tǒng)需求。電源電路設(shè)計原理圖如圖3所示。

圖3　電源轉(zhuǎn)換模塊原理圖

電源單元主要由EMI（Electromagnetic Interference）濾波模塊、DC-DC（電源轉(zhuǎn)換）模塊以及電壓轉(zhuǎn)換模塊構(gòu)成。EMI濾波模塊主要完成對電壓進(jìn)行低通濾波，DC-DC模塊主要實現(xiàn)對輸入電壓進(jìn)行隔離，可以避免外系統(tǒng)對電源的干擾，電壓轉(zhuǎn)換模塊主要實現(xiàn)各個系統(tǒng)單元的供電需求（這里選用的是TI公司的TPS54386 PWP芯片，最大可以提供6A的電流，滿足系統(tǒng)工作需求）。

2.2高速數(shù)據(jù)接收單元

高速數(shù)據(jù)接收單元由FPGA內(nèi)部集成的高速串行收發(fā)器RocketIO GTP接收數(shù)據(jù)，由于RocketIO GTP對參考時鐘以及供電要求較為苛刻，因此設(shè)計中分別使用ADI公司的AD9520專用時鐘芯片提供時鐘和TI公司的TPS54810單獨(dú)提供電源。

2.3數(shù)據(jù)緩存單元

數(shù)據(jù)緩存單元使用的是流水線設(shè)計，這樣可以充分利用電路之間的等待時間，使電路運(yùn)行的更快更穩(wěn)定。

2.4數(shù)據(jù)存儲單元

存儲單元由32片K9WBG08U1M組成存儲陣列，分為4組，每組由8片組成。實現(xiàn)對數(shù)據(jù)的大容量存儲。

3　關(guān)鍵問題的解決

3.1高速收發(fā)器的設(shè)計

Xilinx公司針對高速數(shù)據(jù)傳輸?shù)男枨?，提出了以RocketIO GTP（高速數(shù)據(jù)收發(fā)模塊）為核心的解決方案，在其旗下的部分Virtex-5系列及更高級版本的FPGA內(nèi)部集成了高速數(shù)據(jù)收發(fā)模塊，RocketIO GTP采用了CML、CDR、8B/10 B線路編碼和預(yù)加重等技術(shù)，最大限度的減小信號的衰減、時鐘扭曲，進(jìn)一步提高了數(shù)據(jù)傳輸速率，最高可達(dá)3.125 Gbit/s。由于 LVDS圖像數(shù)據(jù)的速率為 393.216 Mbit/s，實際速率于此基本吻合（實測速率為389 Mbit/s～395Mbit/s）。因此，接收器完全能夠滿足此圖像數(shù)據(jù)的接收，基于以上優(yōu)點(diǎn)，本設(shè)計數(shù)據(jù)接收單元采用RocketIOGTP收發(fā)器。

3.2DDR2 SDRAM乒乓緩存單元設(shè)計與仿真

圖4為乒乓緩存的結(jié)構(gòu)圖，其具體工作流程如下：數(shù)據(jù)邏輯控制器完成對整個緩存數(shù)據(jù)的接收和合理化分配，系統(tǒng)上電后，DDR2 SDRAM控制器對DDR2 SDRAM進(jìn)行初始化，初始化完成后DDR2SDRAM處于空閑狀態(tài)，當(dāng)數(shù)據(jù)邏輯控制器接收到數(shù)據(jù)時，片選DDR2SDRAM1的同時發(fā)送寫請求，并將數(shù)據(jù)寫入輸入數(shù)據(jù)FIFO中，等待DDR2 SDRAM1寫應(yīng)答，DDR2 SDRAM1控制器收到寫應(yīng)答后使能讀寫地址發(fā)生器1，發(fā)送DDR2SDRAM1的寫地址命令，同時開始計數(shù)，控制1讀取輸入FIFO中的數(shù)據(jù)，將輸入數(shù)據(jù)寫入到DDR2 SDRAM1中，當(dāng)達(dá)到設(shè)定的存儲容量時給出DDR2SDRAM1滿信號。數(shù)據(jù)邏輯控制器判斷DDR2 SDRAM1滿標(biāo)志有效時使能DDR2SDRAM1讀請求，同時使能DDR2SDRAM2寫請求，DDR2SDRAM1控制器寫地址計數(shù)器1清零，等待DDR2SDRAM1讀應(yīng)答，收到應(yīng)答后使能讀寫地址發(fā)生器1，讀取DDR2 SDRAM1中的數(shù)據(jù)送入到存儲單元進(jìn)行存儲。當(dāng)DDR2 SDRAM1讀取完成后等待DDR2 SDRAM2寫滿，當(dāng)DDR2SDRAM2寫滿后將接收到的數(shù)據(jù)寫入到DDR2SDRAM1中，同時讀出DDR2SDRAM2中的數(shù)據(jù)送入到存儲單元中進(jìn)行存儲。從外部看輸入輸出的數(shù)據(jù)是連續(xù)的，能夠避免數(shù)據(jù)丟失，實現(xiàn)數(shù)據(jù)的無縫緩沖。

圖5為乒乓緩存模塊在modelsim中的仿真結(jié)果。

圖4　DDR2 SDRAM乒乓緩存結(jié)構(gòu)圖

圖5　DDR2_M odule讀寫時序仿真圖

3.3存儲單元模塊的設(shè)計

由于K9WBG08U1M的最小讀寫時鐘周期是25 ns，單片的數(shù)據(jù)端口位寬為8 bit，所以極限讀寫速度為40Mbyte/s，加上寫入命令和地址也需要時間，實際的讀寫速度在30Mbyte/s。由于接收端接收到的數(shù)據(jù)平均速度為 150 Mbyte/s，所以單片K9WBG08U1M不能實現(xiàn)對數(shù)據(jù)的實時存儲，需要對8片K9WBG08U1M進(jìn)行并行操作才能滿足要求，存儲單元的平均讀寫速度大約是240Mbyte/s，完全滿足存儲要求。接收到的數(shù)據(jù)要經(jīng)過緩存單元進(jìn)行緩存，存儲單元需要從緩存單元中讀出數(shù)據(jù)進(jìn)行存儲。緩存單元和存儲單元的工作時鐘是相互獨(dú)立的，這就需要進(jìn)行跨時域處理，利用FPGA內(nèi)部的FIFO是一種常用的處理跨時域方法。文中的跨時域處理就采用此方法。圖6和圖7分別是K9WBG08U1M芯片的內(nèi)部結(jié)構(gòu)圖以及交叉雙平面編程的讀寫時序圖。

圖6　K 9WBG08U1M內(nèi)部結(jié)構(gòu)圖

圖7　交叉雙平面編程時序圖

當(dāng) plane0寫入數(shù)據(jù)后進(jìn)入編程時，此時不用等待 plane0編程結(jié)束，就可以對 plane1、plane2和plane3進(jìn)行編程操作。由于使用交叉雙平面編程方法省去了大量的頁編程等待時間，從而提高了寫入速度。經(jīng)實際反復(fù)測試單片 K9WBG08U1M的最高寫入速度為30 Mbyte/ s。存儲單元存儲數(shù)據(jù)時是對8片K9WBG08U1M進(jìn)行同樣的寫操作，整體寫入速度約為240 Mbyte/s。交叉雙平面編程方式能夠滿足設(shè)計的要求。

4　系統(tǒng)功能測試

測試臺USB3.0接口芯片選用的是賽普拉斯半導(dǎo)體公司的型號為CYUSB3014-BZX的芯片。CYUSB3014-BZX集成了USB3.0物理層和32 bit ARM926EJ-S微處理器，采用一種巧妙的架構(gòu)，使CYUSB3014-BZX芯片和計算機(jī)的平均數(shù)據(jù)傳輸速度最高可達(dá)320Mbyte/s。選用CYUSB3014-BZX作為USB3.0接口芯片完全能夠勝任測試工作。

下發(fā)數(shù)據(jù)的速度約為180Mbyte/s，滿足測試要求，上位機(jī)軟件下發(fā)數(shù)據(jù)和上傳數(shù)據(jù)的界面如圖8所示。

上位機(jī)軟件下送數(shù)據(jù)的幀格式為：前2個字節(jié)為幀頭“14 6F”，中間為數(shù)據(jù)體，從“01～FF”共255個字節(jié)，在數(shù)據(jù)體后有4個字節(jié)的幀計數(shù)，最后是2個字節(jié)的幀尾“EB 90”。每幀數(shù)據(jù)共263個字節(jié)，部分?jǐn)?shù)據(jù)以及分析結(jié)果如圖9所示。

圖8　上位機(jī)下發(fā)和上傳數(shù)據(jù)界面

圖9　下發(fā)數(shù)據(jù)幀格式以及數(shù)據(jù)分析結(jié)果

發(fā)送結(jié)束之后點(diǎn)擊上位機(jī)軟件上的“讀取數(shù)據(jù)”按鈕，設(shè)備接收到讀取命令之后開始讀出NAND FLASH存儲陣列中的數(shù)據(jù)并發(fā)送給CYUSB3014-BZX并進(jìn)行上傳，同時將數(shù)據(jù)保存至計算機(jī)的硬盤里。

數(shù)據(jù)讀取結(jié)束之后點(diǎn)擊上位機(jī)軟件上的“數(shù)據(jù)分析”按鈕即可對數(shù)據(jù)進(jìn)行檢測和分析。

共讀取了2 048Mbyte數(shù)據(jù)，總幀數(shù)為十六進(jìn)制的7C97D9。經(jīng)檢測沒有出誤碼和數(shù)據(jù)丟失情況，數(shù)據(jù)完全正確。

5　總結(jié)

本設(shè)計創(chuàng)新點(diǎn)在于，針對高速數(shù)據(jù)接收要求，使用Virtex-5系列FPGA內(nèi)部集成的高速串行收發(fā)器RocketIOGTP作為高速數(shù)據(jù)接收單元，內(nèi)部MIG控制器操作2片DDR2 SDRAM構(gòu)成的乒乓緩存為緩存單元，32片NAND FLASH構(gòu)成的存儲陣列為存儲單元來接收存儲高速數(shù)據(jù)的總體方案設(shè)計。文中對大容量高速數(shù)據(jù)記錄器的3個主要單元的工作原理做了詳細(xì)的介紹，對接口復(fù)雜的RocketIOGTP收發(fā)器和MIG控制器進(jìn)行封裝，簡化了操作的復(fù)雜性，對封裝的模塊進(jìn)行仿真，驗證其正確性。高速數(shù)據(jù)的存儲因受到NAND FLASH工作頻率的限制，因此本設(shè)計對存儲陣列的操作采用并行處理的方法，通過增加數(shù)據(jù)總線位寬的方法來提高存儲速度。

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溫建飛（1991-），男，碩士研究生，主要研究方向為動態(tài)測試與智能儀器，734285851@qq.com；

岳鳳英（1977-），男，碩士生導(dǎo)師，副教授，主要研究方向為導(dǎo)航與制導(dǎo)，303979057@qq.com。

Design and Implementation of Large Capacity Missile Borne Data Recorder

WEN Jianfei1，YUE Fengying2*，LI Yonghong2
（1.School of Computer Scienceand Control Engineering，North Uniυersity of China，Taiyuan 030051，China；2.Schoolof Instrumentand Electronics，North Uniυersity ofChina，Taiyuan 030051，China）

A high capacity of the onboard data logger design has been presented，The scheme ismainly completed 3 high-speed image data receiving，each channel's data bandwidth is 150Mbyte/s，the storage capacity is 128 Gbyte. Xilinx's FPGA design selected as themain controller，the completion of high-speed data reception，caching and storage.The receiving unitadopts GTPRocketIO，which is integrated with FPGA，the data receiving rate ofa single link is 3.125 Gbyte/s；High-speed data buffer unit two DDR2 SDRAM chips

ping-pong cache；Thememory cell is composed of 32 pieces of FLASH NAND，which is stored in thememory array.Meanwhile，the recording device is capable of reading the stored data and analyzed afterwards.

large-capacity；high-speed；rocketio gtp；ddr2 sdram；ping-pong

TP431.2

A

1005-9490（2016）04-0951-06

2015-08-02修改日期：2015-12-03

EEACC:791010.3969/j.issn.1005-9490.2016.04.038