基于CPLD的多電源上電時序的控制設計

株洲中車時代電氣股份有限公司通信信號事業(yè)部 馬茗崗 羅永升 孫 尚 陳 展

基于CPLD的多電源上電時序的控制設計

株洲中車時代電氣股份有限公司通信信號事業(yè)部 馬茗崗 羅永升 孫 尚 陳 展

隨著高速數(shù)字信號的快速發(fā)展，對集成多核和高速接口的處理器的電源的上電時序的設計則越來越重要，嚴格的上電時序保證了器件免受損壞和進入良好的工作狀態(tài)；基于CPLD的多電源上電時序的控制設計則更加可靠、穩(wěn)定、精確。

電源；上電時序；CPLD

1　引言

隨著高速數(shù)字信號的快速發(fā)展，對數(shù)字信號的處理方式也越來越豐富，而集成多核和高速接口的處理器為復雜的嵌入式系統(tǒng)的設計提供了便利和靈活；電源作為集成電路的食量，在整個設計中是不可或缺的，而上電時序的步步為營，正是開啟各個集成電路模塊之門的重中之重，嚴格的上電時序保證了器件免受損壞和進入良好的工作狀態(tài)。而傳統(tǒng)的上電時序由時序控制電路（延遲電路）來控制，這種方式很容易受外界環(huán)境的影響（如溫度），基于CPLD控制的上電時序則更加可靠和穩(wěn)定，比延遲電路更加精確。

2　多電源的上電時序

在集成電路的設計中，整個系統(tǒng)或者一塊主板內(nèi)部存在著多電源的供電，如5V、3.3V、1.8V、1.5V、1.2等，從開機上電、內(nèi)核上電（CPU、FPGA、DSP）、IO上電，整個上電的過程都有嚴格的時序控制，這個控制上電的先后順序就是上電時序。

圖1　延遲電路控制多電源上電

大量的器件如CPU、FPGA和DSP相互之間的供電電壓不同，上電時序不同；同一器件，內(nèi)核和IO之間的上電時序也有嚴格的要求，而混亂的上電時序?qū)屨麄€系統(tǒng)崩潰或者器件損壞，嚴格的上電時序保證了器件免受損壞和進入良好的工作狀態(tài)。

圖2 CPU上電時序圖

圖2中描述了一款CPU上電時序圖，其中EVDD是IO供電電壓，SD VDD為SDRAM或者DDR供電電壓，PLLVDD為鎖相環(huán)供電電壓，I VDD為CPU內(nèi)核供電電壓。

在傳統(tǒng)的上電時序控制中，通過延時電路來控制，在設置延時電路時，數(shù)據(jù)手冊則一般給出上電的軟啟動（soft-start）計算公式，根據(jù)公式來確定上電的時間，不同的電源模塊則會有不同的計算公式。而延時電路的器件電容很容易受到溫度的影響，使得上電時序不精確。

圖3　CPLD控制多電源上電

圖4　基于CPLD的多電源上電時序的控制設計流程圖

3　基于CPLD的多電源上電時序的控制

為了達到更精確，更穩(wěn)定的上電時序，在原有的上電時序的方式中，做出改進，通過CPLD來控制多電源的上電時序。在DC-DC線性穩(wěn)壓器模塊中由“ON/OFF”或者“EN/SSN”引腳，用來使能電源模塊的輸出，而本文的設計就是利用CPLD來控制這些使能引腳，已達到精確的控制電源上電時序的目的，如圖3所示

采用可編程邏輯器件CPLD的設計具有較強的靈活性，通過硬件描述語言對其進行編程設計?；贑PLD的多電源上電時序的控制設計流程圖如圖4所示。

首先禁止所有的電源模塊輸出，使能CPU、FPGA和DSP等器件的復位功能；通過CPLD的計數(shù)來控制延時輸出使能信號，達到精確的控制上電時序的目的；使能信號使能電源模塊輸出各個電壓，并檢測各個電壓的輸出情況，當正確時，電壓輸出后使能時鐘信號，然后結束復位，當不正確時觸發(fā)報警復位等處理。

4　結束語

本文闡述了基于CPLD的多電源上電時序的控制的一種設計方案，并和利用延時電路來控制上電時序進行了了對比，而基于CPLD控制的上電時序則更加可靠和穩(wěn)定，比延遲電路更加精確，因為CPLD能靈活和更準確的編程實現(xiàn)計數(shù)延時，并且CPLD受環(huán)境的影響相對較小。

[1]MCF548x ColdFire Microprocessor,Rev.4[Z].Freescale,2007.

[2]劉寶明,蘇培培.高功耗嵌入式單板計算機的電源設計與實現(xiàn)[J].計算機工程與設計,2012,33(3):941-946.

[3]廖建興.通信設備低壓BUCK電源模塊設計要求[J].應用分析,2015,1:46-50.

Supply Voltage Sequence Control Design Based on CPLD

MA Minggang，LUO Yongsheng，SUN Shang，Chen Zhan
（Signal & Communication Business Unit，Zhuzhou CRRC Times Electric Co.，Zhouzhou，Hunan 412001，China）

With the rapid development of high speed digital signal，the integration of multi cores and high speed interface processors on the supply voltage sequence is more and more important，strict sequencing could ensure the devices from damage and enter a better working condition；Supply voltage sequence control design based on CPLD is more reliable，stable and accurate.

Supply Voltage；Supply Voltage Sequence；CPLD

馬茗崗（1989—），男，碩士研究生，主要從事列控車載信號的研究與應用。