趙 娜,楊 楠,陶 燦,張 輝

(1 中國(guó)兵器工業(yè)第203研究所,西安 710065;2 陸航駐西安地區(qū)軍代室,西安 710065)

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高速DSP系統(tǒng)PCB的電磁兼容設(shè)計(jì)研究*

趙 娜1,楊 楠1,陶 燦1,張 輝2

(1 中國(guó)兵器工業(yè)第203研究所,西安 710065;2 陸航駐西安地區(qū)軍代室,西安 710065)

為了提高DSP系統(tǒng)PCB的電磁兼容性,文中通過(guò)對(duì)DSP系統(tǒng)中的電磁干擾形成情況進(jìn)行分析,確定了DSP系統(tǒng)PCB中電磁干擾形成的主要原因及傳播途徑。并根據(jù)DSP系統(tǒng)的設(shè)計(jì)特點(diǎn),通過(guò)對(duì)PCB板層設(shè)計(jì)、元件布局設(shè)計(jì)、布線設(shè)計(jì)等方面進(jìn)行分析,提出有效降低DSP系統(tǒng)干擾、提高電磁兼容性的相關(guān)措施。文中所提出的設(shè)計(jì)方法提高了高速電路設(shè)計(jì)的有效性和可靠性,可為高速DSP系統(tǒng)PCB設(shè)計(jì)提供有效的技術(shù)參考。

DSP;PCB板;電磁兼容;電磁干擾

0 引言

近年來(lái),隨著電子產(chǎn)品技術(shù)的不斷發(fā)展,DSP(digital signal processing)處理系統(tǒng)以其強(qiáng)大的計(jì)算能力和大規(guī)模集成性被越來(lái)越廣泛的應(yīng)用。目前的DSP系統(tǒng)中,工作頻率一般可達(dá)上百兆赫茲,PCB密度也越來(lái)越高,外部設(shè)備的電磁輻射以及來(lái)自內(nèi)部元器件之間的相互干擾已嚴(yán)重威脅其工作的穩(wěn)定性、可靠性和安全性,電磁兼容已經(jīng)成為制約電子設(shè)備技術(shù)發(fā)展的關(guān)鍵因素之一。

電磁兼容設(shè)計(jì)的介入時(shí)間越早,其花費(fèi)成本就越低[1]。在PCB設(shè)計(jì)時(shí)期采用良好的電磁兼容設(shè)計(jì)可以有效減少電磁干擾的影響,在不增加額外費(fèi)用的情況下提高PCB板的穩(wěn)定性與可靠性,避免后期電磁兼容試驗(yàn)時(shí)出現(xiàn)問(wèn)題而帶來(lái)的返工和損失。因此,研究高速DSP系統(tǒng)PCB的電磁兼容問(wèn)題具有迫切需求,尤其在軍工產(chǎn)品研制中具有重要意義。

1 DSP系統(tǒng)電磁干擾形成分析

電磁兼容性(electromagnetic compatibility)是指設(shè)備或系統(tǒng)在電磁環(huán)境中正常工作且不對(duì)該環(huán)境中任何事物產(chǎn)生不可承受的電磁干擾的能力[2]。

構(gòu)成系統(tǒng)電磁干擾的三要素為電磁干擾源、耦合途徑和敏感設(shè)備,干擾模型[5]如圖1所示。

圖1 干擾模型

從圖1可以看出,屏蔽電磁干擾源的輻射、切斷或抑制耦合路徑、提高敏感設(shè)備抗干擾能力是提高電磁兼容性最主要的手段。

在DSP系統(tǒng)PCB設(shè)計(jì)中,電磁干擾源主要有3種:

1)電源線:電源是DSP電路的主要干擾源之一,電源在向DSP和其它電路供電的同時(shí),也會(huì)通過(guò)電源線將噪聲干擾加到電路中;

2)高頻信號(hào)線:高頻信號(hào)傳輸線、時(shí)鐘信號(hào)線、通訊線、地址線及數(shù)據(jù)線等導(dǎo)線中的電流會(huì)隨著數(shù)據(jù)變化而變化,從而產(chǎn)生變化的電磁場(chǎng),對(duì)臨近線路信號(hào)產(chǎn)生串?dāng)_;

3)時(shí)鐘電路:時(shí)鐘電路為DSP系統(tǒng)的時(shí)鐘輸入源。由于時(shí)鐘電路輸出頻率一般都在10 MHz以上,走線太長(zhǎng)將導(dǎo)致時(shí)鐘信號(hào)容易受到外部干擾,嚴(yán)重時(shí)會(huì)導(dǎo)致系統(tǒng)無(wú)法正常工作。

以下主要通過(guò)PCB板層、元器件布局以及布線等方面的設(shè)計(jì)來(lái)降低高速DSP系統(tǒng)的電磁干擾。

2 DSP系統(tǒng)PCB的電磁兼容設(shè)計(jì)方法

2.1 PCB板層設(shè)計(jì)

PCB設(shè)計(jì)之前,首先應(yīng)確定PCB布線層數(shù)、層定義,并對(duì)PCB信號(hào)線進(jìn)行阻抗控制。目前,高密度布線、高集成度芯片的高速數(shù)字電路一般采用4層或4層以上的多層板,多層板是解決線路上電磁兼容問(wèn)題的一個(gè)有效方法[3]。合理的PCB板層設(shè)計(jì)可以有效減小PCB板尺寸,降低電源線和地線噪聲電壓、降低輻射,使電路傳輸阻抗趨于穩(wěn)定,減小高速信號(hào)的失真,但過(guò)多的板層數(shù)也會(huì)導(dǎo)致制造工藝的復(fù)雜化,制造成本也會(huì)增加,設(shè)計(jì)中需根據(jù)實(shí)際情況綜合考慮確定。

多層板進(jìn)行層定義時(shí),一般遵循以下原則:設(shè)置專門的電源層和地線層,可以有效抑制PCB板固有的共模干擾,減小高頻電源的分布電阻;一般地線層應(yīng)緊貼電源層設(shè)置,電源層和地線層之間的分布電容能為電源提供高頻去耦,從而減少電源線上的噪聲電壓,同時(shí)地線層還對(duì)電源層上分布的輻射電流起到屏蔽作用;布線層盡量與地線層或電源層相鄰,可以使所有信號(hào)環(huán)路的面積最小;在布線層數(shù)較多時(shí),最好設(shè)置多個(gè)地線層。依據(jù)以上設(shè)計(jì)原則,文中給出如表1所示的常用疊層設(shè)計(jì)參考層定義[4]。

對(duì)于復(fù)雜DSP系統(tǒng)常用的8層和10層PCB板,表1中所建議的層定義電磁兼容性能最好。其中,10層PCB板定義中S4層對(duì)電源噪聲較敏感,要在布線時(shí)予以考慮。

表1 疊層設(shè)計(jì)的參考層定義

2.2 DSP系統(tǒng)元器件布局

元器件布局不僅會(huì)影響電氣連線的布通率,而且還會(huì)影響PCB的電磁兼容性及整個(gè)產(chǎn)品的功能與性能。首先應(yīng)對(duì)元器件進(jìn)行分組,較優(yōu)的一種方法是按所用的電源電壓進(jìn)行分組,再根據(jù)同種電壓元器件的數(shù)字、模擬類型進(jìn)行分組。按電源電壓、數(shù)字及模擬電路分組后可進(jìn)一步根據(jù)電路速度、電流大小不同進(jìn)行再分組。

布局時(shí)一般應(yīng)注意:DSP、CPLD、FPGA、SRAM和FLASH等屬于高速器件,若與連接器之間沒(méi)有直接信號(hào)交互,應(yīng)安排遠(yuǎn)離連接器,連接器應(yīng)布于PCB板一側(cè),以減小干擾;盡可能縮短時(shí)鐘線、數(shù)據(jù)線和地址線等高速信號(hào)線長(zhǎng)度;模擬地和數(shù)字地、模擬電源和數(shù)字電源需分開(kāi),不能混用,條件允許時(shí)應(yīng)在不同層內(nèi)對(duì)數(shù)字電路和模擬電路進(jìn)行布局,在同一層布局時(shí)需采用開(kāi)溝、加寬地線等隔離措施,使相互間的信號(hào)耦合為最小;抑制干擾的濾波器應(yīng)盡可能靠近電磁干擾源。

2.3 PCB布線

PCB板布線的總原則是:先布時(shí)鐘、敏感信號(hào)線,再布高速信號(hào)線,最后考慮低速信號(hào)線。具體實(shí)施過(guò)程需主要考慮以下問(wèn)題:

1)選擇合理的導(dǎo)線寬度

PCB印制線的載流能力取決于線寬、線厚(銅箔厚度)、容許溫升。銅箔厚度為典型值35 μm時(shí),電流與設(shè)計(jì)線寬的經(jīng)驗(yàn)關(guān)系如表2所示。

表2 電流與線寬的關(guān)系

對(duì)于電源和點(diǎn)火等大電流信號(hào),必須采用足夠粗的導(dǎo)線寬度,否則可能導(dǎo)致PCB板燒毀。對(duì)于數(shù)字電路,通常選用0.2～0.3 mm左右的線寬,應(yīng)根據(jù)PCB整體情況進(jìn)行確定。

2)過(guò)孔設(shè)計(jì)

PCB走線中的過(guò)孔具有容性、感性,會(huì)影響通過(guò)信號(hào)的電磁兼容性。

過(guò)孔寄生電容C(單位pF)可通過(guò)下式[5]計(jì)算:

(1)

其中:D2為參考平面上的電氣間隙孔徑;D1為過(guò)孔周圍的焊盤直徑;T為PCB板的厚度;εr為介質(zhì)的相對(duì)介電常數(shù)。

從式(1)可以看出,過(guò)孔寄生電容和過(guò)孔尺寸成正比例關(guān)系。由于寄生電容的充放電,過(guò)孔電容會(huì)產(chǎn)生電壓突降和電壓尖峰,從而減緩信號(hào)邊沿上升或下降速度。因此,對(duì)于DSP系統(tǒng)中高頻信號(hào)連接的過(guò)孔,應(yīng)該在制造工藝和成本允許范圍內(nèi)盡可能小。

過(guò)孔的寄生電感可通過(guò)下式[5]計(jì)算:

(2)

其中:L為過(guò)孔電感;h為過(guò)孔長(zhǎng)度;d為過(guò)孔直徑。

由于過(guò)孔電感會(huì)抑制電流流過(guò),影響旁路電容從電源或地平面濾除噪聲的功能,所以旁路和去耦電容的過(guò)孔應(yīng)盡可能短,使電感值最小。

3)高頻時(shí)鐘信號(hào)的走線

在DSP系統(tǒng)PCB布線設(shè)計(jì)中,高速時(shí)鐘信號(hào)線優(yōu)先級(jí)最高。高頻時(shí)鐘信號(hào)布線應(yīng)盡量短,保證信號(hào)不失真,且布線最好與地線層相鄰。盡量對(duì)高速時(shí)鐘信號(hào)使用地線夾道屏蔽護(hù)送,將其干擾進(jìn)一步減小,如時(shí)鐘信號(hào)線寬10 mil,護(hù)送地線至少需要2倍線寬,地線兩端須通過(guò)過(guò)孔與地線層良好接觸,如護(hù)送地線過(guò)長(zhǎng)時(shí),每5 cm需由過(guò)孔與地層可靠連接。另外,時(shí)鐘發(fā)送端需串接22～220 Ω阻尼電阻。

外部時(shí)鐘盡量選用較低頻器件。因?yàn)槟壳按蠖鄶?shù)DSP處理器芯片都可以提供內(nèi)部鎖相環(huán)倍頻技術(shù),通過(guò)設(shè)置內(nèi)部寄存器獲得倍頻頻率,因此,為減小高頻時(shí)鐘信號(hào)干擾,盡可能選用滿足系統(tǒng)要求的低頻時(shí)鐘器件。例如TMS320C6713系列器件內(nèi)部鎖相環(huán)可以最高實(shí)現(xiàn)25倍頻,內(nèi)部時(shí)鐘頻率可達(dá)200 MHz以上,因此,在PLL選取8倍頻的情況下,外部時(shí)鐘頻率選用20 MHz就可以獲得160 MHz的內(nèi)部時(shí)鐘頻率。

4)電源去耦

在每個(gè)集成電路電源輸入端和地之間都需要安裝去耦電容。去耦電容應(yīng)盡可能靠近電源引腳安裝,以更好的濾除集成電路開(kāi)關(guān)噪聲。去耦電容可以為集成電路進(jìn)行蓄能,也可以旁路掉該器件的高頻噪聲。電容太大不能保證電容提供高頻電流的能力,電容過(guò)小又不能有效消除電源線上的噪聲。通常,電容容量C(F)可通過(guò)以下式計(jì)算:

(3)

式中:dV(V)表示在dt(s)時(shí)間內(nèi),由瞬變電流dI(A)造成的電壓瞬間跌落。通常去耦電容選用經(jīng)驗(yàn)值0.1 μF。

5)布線中的一些基本原則

在高速PCB布線中,還需注意以下基本設(shè)計(jì)原則:

a)相鄰層走線采用“井”字形網(wǎng)狀結(jié)構(gòu),即走線方向相互垂直,以避免平行走線導(dǎo)致的耦合。

b)減少導(dǎo)線彎折,避免銳角走線。為防止特性阻抗發(fā)生變化,信號(hào)線拐角應(yīng)設(shè)計(jì)成圓弧形或45°折線。

c)盡量保證電源層或地線的完整性。在剩余少數(shù)信號(hào)線沒(méi)有布完、再多加層數(shù)就會(huì)造成浪費(fèi)的情況下,才考慮在電源層或地線層上布線,必須要布線時(shí),首先應(yīng)考慮電源層,其次才是地層,盡可能保留地層完整性。

d)高速信號(hào)線布在緊貼地線層的信號(hào)層上,而不是電源層。當(dāng)高頻信號(hào)線貼近地線層時(shí),高頻干擾信號(hào)就能迅速通過(guò)地線層釋放,而如果高速信號(hào)線貼近電源層,將跟隨電源信號(hào)影響其他電路的正常工作。

e)對(duì)時(shí)鐘走線、差分對(duì)走線、復(fù)位信號(hào)走線等高速信號(hào)線強(qiáng)制使用3W原則:走線間距必須是線寬的3倍。使用3W原則后,信號(hào)線間產(chǎn)生串?dāng)_的概率就降低為25%[6]。

f)將敏感高頻走線布在遠(yuǎn)離高噪聲電源線的地方以減少相互間的耦合,高頻數(shù)字電路走線要盡量短。

g)地址線或數(shù)據(jù)線走線長(zhǎng)度差異不宜太大,否則短線部分要人為布蛇行線等彎線進(jìn)行補(bǔ)償。

h)電路輸入、輸出端連接的印制線應(yīng)盡量避免相鄰且平行,以免發(fā)生反饋。若條件允許,應(yīng)在相鄰平行導(dǎo)線間加接地線進(jìn)行隔離。

以上原則應(yīng)根據(jù)DSP系統(tǒng)PCB設(shè)計(jì)的基本情況靈活應(yīng)用。

3 結(jié)論

文中對(duì)高速DSP系統(tǒng)的電磁干擾進(jìn)行分析,通過(guò)對(duì)PCB設(shè)計(jì)中的板層布置、元器件布局以及布線等方面的設(shè)計(jì)來(lái)降低高速DSP系統(tǒng)中的干擾,達(dá)到提高電磁兼容性的目的。文中提出的設(shè)計(jì)方法有利于提高DSP系統(tǒng)PCB的電磁兼容特性。在實(shí)際設(shè)計(jì)中,通常還需要綜合考慮反射噪聲、輻射發(fā)射噪聲、地線、電源以及其他工藝技術(shù)問(wèn)題引起的干擾,采用合理的抗電磁干擾措施,設(shè)計(jì)出具有良好電磁兼容性能的PCB板。

[1] 李勃, 黃大慶, 謝求成. 質(zhì)量控制管理在無(wú)人機(jī)電磁兼容性設(shè)計(jì)中的應(yīng)用 [J]. 華中科技大學(xué)學(xué)報(bào), 2009, 37(4): 93-96.

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[4] 金麗君, 顧冬霞. 電磁兼容技術(shù)在印制電路板設(shè)計(jì)中的應(yīng)用 [J]. 中國(guó)科技信息, 2010(20): 145-147.

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Study on Electromagnetic Compatibility in PCB of High Speed DSP

ZHAO Na1,YANG Nan1,TAO Can1,ZHANG Hui2

(1 No.203 Research Institute of China Ordnance Industries, Xi’an 710065, China;2 Military Representative Office of Army Aviation in No.203 Institute, Xi’an 710065, China)

In order to improve electromagnetic compatibility in PCB of high-speed digital signal processing (DSP) system, electromagnetic interference of the DSP system was analyzed to verify its main causes and approaches of electromagnetic propagation. Based on features of DSP system design, the related methods including multilayer design, components distribution and PCB routing were proposed to reduce system interferences and improve electromagnetic compatibility effectively, The proposed methods can facilitate both effectiveness and robustness of high-speed circuits design, providing effective reference to PCB design of high-speed DSP systems.

digital signal processing; printed circuit board; electromagnetic compatibility; electromagnetic interference

2015-11-23

趙娜(1981-),女,陜西合陽(yáng)人,工程師,碩士,研究方向:電子工程設(shè)計(jì)。

TN41

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