朱海平++任坤

摘 要：為了測(cè)量雙極化天線隔離度，使用通用設(shè)備進(jìn)行了雙極化信號(hào)的接收?qǐng)鰪?qiáng)測(cè)試，而這套設(shè)備昂貴，測(cè)試較為復(fù)雜，因此提出了一套較簡(jiǎn)潔的方案。該方案采用一套系統(tǒng)整體硬件設(shè)計(jì)方案和可編程門陣列（FPGA）軟件設(shè)計(jì)方案。采用雙極化天線作為接收天線，經(jīng)模擬接收機(jī)轉(zhuǎn)換為中頻信號(hào)，送至雙極化信號(hào)采集板，由FPGA接收AD采樣的數(shù)據(jù)進(jìn)行處理并且保存至SDRAM，信號(hào)采集板主要設(shè)計(jì)信號(hào)調(diào)衰減電路，高速AD9226電路，電源電路等。由于方案體積小，成本低廉，測(cè)試精確，因此有研究的必要性。

關(guān)鍵詞：雙極化天線；Altium Designer；信號(hào)采集；FPGA

中圖分類號(hào)：TP274+.2 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2095-1302（2016）11-00-03

0 引 言

隨著科學(xué)技術(shù)的飛速發(fā)展，天線的應(yīng)用越來(lái)越廣泛，因此在電子測(cè)量、雷達(dá)等領(lǐng)域?qū)?shù)據(jù)采集、傳輸速率要求的提高利于高速信號(hào)處理技術(shù)的快速發(fā)展。隨著各方面要求的提高，測(cè)試系統(tǒng)不僅要完成對(duì)整個(gè)系統(tǒng)的控制，還要對(duì)各分系統(tǒng)進(jìn)行檢測(cè)、分析。

傳統(tǒng)的信號(hào)采集板卡一般使用微控制器控制ADC，然而微控制器的時(shí)鐘頻率低且通過軟件編程進(jìn)行數(shù)據(jù)采集，難以實(shí)現(xiàn)高速、高性能的雙通道數(shù)據(jù)采集。因此本文提出一套針對(duì)雙極化天線接收雙極化信號(hào)的硬件電路設(shè)計(jì)方案[1]，并完成系統(tǒng)調(diào)試與性能測(cè)試，證實(shí)其穩(wěn)定可靠，完全滿足設(shè)計(jì)要求。本文主要從雙極化信號(hào)采集板的硬件電路設(shè)計(jì)以及FPGA的軟件設(shè)計(jì)方案方面來(lái)實(shí)現(xiàn)雙極化信號(hào)采集板的設(shè)計(jì)與測(cè)試驗(yàn)證。

1 雙極化信號(hào)采集板系統(tǒng)結(jié)構(gòu)

該方案主要由雙極化天線接收243 MHz和406 MHz信號(hào)，通過模擬接收機(jī)得到中頻信號(hào)，AD采集板對(duì)中頻信號(hào)進(jìn)行采集，最后經(jīng)FPGA處理。由于雙極化信號(hào)有水平極化和垂直極化之分，故采用雙通道采樣電路。ADC的性能指標(biāo)[2]必須滿足設(shè)計(jì)要求，因此選用AD9226高速A/D芯片。該芯片理論上最高采樣率可達(dá)65 MSPS，采用12位雙通道高速采集端。雙極化采樣電路主要硬件設(shè)計(jì)如圖1所示。

2 關(guān)鍵硬件模塊設(shè)計(jì)

2.1 信號(hào)衰減電路

衰減電路的作用是將輸入電壓的范圍（-5 V+5 V）變換到（1 V3 V）。電路采用145 MHz的運(yùn)算放大器AD8065，其性能優(yōu)越，且AD8065電源電壓的范圍較寬，在5 V24 V之間，它的帶寬為145 MHz，可以只用一個(gè)電源供電。由于AD8065具有0.02%的差分增益和0.02度的相位誤差等優(yōu)勢(shì)，因此AD8065是該電路的最佳選擇。該電路首先通過兩級(jí)TL072構(gòu)成的電壓跟隨器和由AD8065構(gòu)成的減法運(yùn)算電路[3]。在電路中，D4、D5起輸入電壓保護(hù)作用，由AD8065構(gòu)成的減法運(yùn)算電路的+IN接的下拉電阻R30為2 kΩ，輸入電阻R6為18 kΩ，-IN接的輸入電阻R18為2 kΩ，反饋電阻R17為

2 kΩ。V6B為兩級(jí)電壓跟隨器的最后輸出，衰減電路需滿足公式（2）。AD8065構(gòu)成的衰減電路如圖2所示。

（1）

計(jì)算可得：

（2）

2.2 采樣電路方案

在A/D轉(zhuǎn)換器中，因?yàn)檩斎氲哪M信號(hào)在時(shí)間上是連續(xù)的，而輸出的數(shù)字信號(hào)是離散的，所以轉(zhuǎn)換只能在一系列選定的瞬間對(duì)輸入的模擬信號(hào)取樣，然后再將這些取樣值轉(zhuǎn)換成輸出的數(shù)字量[4]。我們選擇的AD芯片是AD9226，在AD9226中，VREF是基準(zhǔn)電壓輸出端口，可提供1 V和 2 V兩種基準(zhǔn)電壓，通過SENSE來(lái)選擇，當(dāng)SENSE與GND連接時(shí)，提供2 V基準(zhǔn)電壓；當(dāng)SENSE與VREF連接時(shí)，提供 1 V基準(zhǔn)電壓。我們選擇提供2 V基準(zhǔn)電壓的連接方式。在電路中利用該2 V基準(zhǔn)電壓來(lái)設(shè)計(jì)衰減電路，當(dāng)AD9226配置為單端輸入時(shí)，此時(shí)的輸入電壓為（+1 V～+3 V），在此模式下，VREF的基準(zhǔn)電壓為2 V。AD9226的配置電路如圖3所示。

2.3 電源電路

由于該電路板需要3.3 V電源以及-5 V電源，3.3 V電源可以采用5 V電源通過AMS1117獲得，由于AMS1117[5]是一個(gè)正向低壓降穩(wěn)壓器，在1 A電流下壓降為1.2 V， AMS1117內(nèi)部集成過熱保護(hù)和限流電路，是電池供電和便攜式計(jì)算機(jī)供電的最佳選擇。-5 V通過MC34063A組成電壓反向電路獲得。該器件包含了DC/DC變換器所需要的主要功能的單片控制電路且價(jià)格便宜，它由具有溫度自動(dòng)補(bǔ)償功能的基準(zhǔn)電壓發(fā)生器、比較器、占空比可控的振蕩器、R-S觸發(fā)器和大電流輸出開關(guān)電路等組成。因此，該電源電路采用該芯片作為電源電路的設(shè)計(jì)方案。電源電路如圖4所示。

2.4 PCB電路圖布局

一塊好性能的PCB[6]離不開優(yōu)秀的布局，在PCB設(shè)計(jì)中，只有先做好布局工作，才能完成后面的PCB布線工作。在PCB布局時(shí)，遵守以功能電路的核心組件為中心，保證零部件離電路板邊緣的距離不小于2 mm等規(guī)范。雙極化信號(hào)采集板PCB圖如圖5所示。

3 FPGA軟件設(shè)計(jì)

可編程邏輯器件FPGA為Altera公司的Cyclone iV E系列EP4CE40F23C8N型號(hào)的FPGA，其核心工作電壓為1.2 V，邏輯單元39 600個(gè)，可自定義I/O端口多達(dá)329個(gè)，記憶單元1 161 216個(gè)，鎖相環(huán)4個(gè)，全局時(shí)鐘20個(gè)。FPGA設(shè)計(jì)的軟件模塊如圖6所示。

USB

FPGA內(nèi)部功能模塊主要包括時(shí)鐘模塊、AD控制模塊、數(shù)字濾波器模塊、FIFO數(shù)據(jù)緩沖模塊、數(shù)據(jù)處理模塊等。時(shí)鐘模塊由FPGA的ip核pll模塊產(chǎn)生時(shí)鐘，AD控制模塊得到時(shí)鐘，將雙極化天線的水平信號(hào)和垂直信號(hào)進(jìn)行采樣。最后通過nios配置的JTAG模塊[7]下載至開發(fā)板，進(jìn)行在線邏輯分析。

4 測(cè)試結(jié)果

由于測(cè)試條件有限，采用實(shí)驗(yàn)室的信號(hào)發(fā)生器產(chǎn)生正弦信號(hào)進(jìn)行測(cè)試，該儀器產(chǎn)生兩個(gè)信號(hào)，頻率為456 kHz，通過AD采集板采集后送至FPGA開發(fā)板，將控制程序通過JTAG下載至開發(fā)板經(jīng)在線邏輯分析儀可得結(jié)果。測(cè)試圖如圖7所示。

5 結(jié) 語(yǔ)

通過圖7可以得到，雙極化信號(hào)首先通過信號(hào)發(fā)生器模擬產(chǎn)生正弦數(shù)據(jù)，數(shù)據(jù)通過AD采集板采集后傳入FPGA，經(jīng)FPGA主控板控制，用在線邏輯分析儀得到的數(shù)據(jù)如信號(hào)發(fā)生器所得數(shù)據(jù)。該結(jié)果說(shuō)明該雙通道的采集板具有良好的采集功能。

參考文獻(xiàn)

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