徐 強(qiáng)，楊曉云，莊燕濱

（常州工學(xué)院計(jì)算機(jī)信息工程學(xué)院，江蘇常州 213002）

基于FPGA的高速光幕同步系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

徐 強(qiáng)，楊曉云，莊燕濱

（常州工學(xué)院計(jì)算機(jī)信息工程學(xué)院，江蘇常州 213002）

常規(guī)光幕實(shí)現(xiàn)發(fā)射器和接收器雙方信號(hào)的同步需要專(zhuān)用同步電纜來(lái)完成；針對(duì)這一缺點(diǎn)，提出了一種新的高速光幕同步方法，即在發(fā)射器的每個(gè)循環(huán)周期的第一通道發(fā)射光脈沖之前增加一個(gè)作為幀同步碼的光脈沖段，接收端通過(guò)判斷幀同步碼的方式實(shí)現(xiàn)收發(fā)信號(hào)同步，這樣便不再需要專(zhuān)用同步電纜，有效地節(jié)省了光幕同步系統(tǒng)成本；進(jìn)一步地，采用新提出的高速光幕同步方法，基于FPGA技術(shù)，設(shè)計(jì)并實(shí)現(xiàn)了高速光幕同步系統(tǒng)的總體方案，硬件制作了可應(yīng)用于高速運(yùn)動(dòng)物體的實(shí)時(shí)到位檢測(cè)的高速光幕檢測(cè)裝置；實(shí)際工程應(yīng)用表明，采用此方法的高速光幕檢測(cè)裝置，成本低，工作穩(wěn)定可靠，捕捉與同步性能優(yōu)良。

光幕；同步系統(tǒng)；FPGA

0 引言

光幕是一種特殊的對(duì)射式光電傳感器，包含發(fā)射器、接收器和同步系統(tǒng)三大部分。發(fā)射器沿長(zhǎng)度方向，每隔一定間距驅(qū)動(dòng)一個(gè)紅外管發(fā)出一束紅外線，產(chǎn)生交流紅外光脈沖，接收器按照相同間距安排相同數(shù)量的光接收管。工作時(shí)首先要實(shí)現(xiàn)發(fā)射器和接收器的信號(hào)同步，而后讓發(fā)射器第一通道紅外管發(fā)出光脈沖，讓接收器對(duì)應(yīng)的光接收管來(lái)尋找該脈沖，接著轉(zhuǎn)向下一個(gè)通道，依次讓所有通道的收發(fā)都完成后，再進(jìn)行下一周期的工作。當(dāng)一個(gè)周期掃描完成后，系統(tǒng)記錄哪些通道光可以通過(guò)，哪些通道被遮擋，從而實(shí)現(xiàn)監(jiān)測(cè)和測(cè)量等功能。

通常光幕收發(fā)兩端的信號(hào)同步，是通過(guò)專(zhuān)用電纜來(lái)傳遞所需同步信號(hào)，以保證光幕可靠工作。在多篇文獻(xiàn)中提出了各種光幕檢測(cè)器的設(shè)計(jì)方案［1-6］，也有文獻(xiàn)提出在接收器上增加一個(gè)紅外發(fā)射管，在發(fā)射器上增加一個(gè)光接收管，通過(guò)在接收端逆向發(fā)送光同步窄脈沖的方法，從而取消連接發(fā)射器和接收器的同步電纜［7］。文獻(xiàn)［7］提出的這種無(wú)專(zhuān)用同步線的光幕檢測(cè)器實(shí)現(xiàn)方案，存在下面兩個(gè)問(wèn)題：（1）額外增加了一對(duì)紅外發(fā)射器和接收管，增加了成本和光路設(shè)計(jì)難度；（2）接收端發(fā)出的光同步脈沖使用100μs的窄脈沖，和發(fā)射器的16路紅外光脈沖相同，容易誤同步導(dǎo)致檢測(cè)錯(cuò)誤。

針對(duì)常規(guī)光幕實(shí)現(xiàn)發(fā)射器和接收器雙方信號(hào)同步存在的缺點(diǎn)，提出了一種不需要專(zhuān)用電纜來(lái)傳遞所需同步信號(hào)的同步方案，有效地節(jié)省了光幕同步系統(tǒng)成本。進(jìn)一步地，基于FPGA技術(shù)［8 10］，設(shè)計(jì)并實(shí)現(xiàn)了高速光幕同步系統(tǒng)方案，硬件制作了一種適用于工程應(yīng)用的高速光幕檢測(cè)裝置。

1 高速光幕同步方案

圖1是本文提出的基于FPGA技術(shù)實(shí)現(xiàn)的高速光幕同步方案的系統(tǒng)框圖。在光幕發(fā)射器端，新增了幀同步碼產(chǎn)生電路，產(chǎn)生一個(gè)作為幀同步碼的光脈沖段，并插入在每個(gè)循環(huán)周期的第一通道發(fā)射光脈沖之前；在光幕接收端，通過(guò)判斷幀同步碼的方式即可實(shí)現(xiàn)收發(fā)信號(hào)同步。相應(yīng)地，光幕發(fā)射器的16路光脈沖串行工作時(shí)序圖如圖2所示。采用圖1所示的高速光幕同步方案，從而有效地解決了發(fā)射器和接收器雙方信號(hào)的同步需要專(zhuān)用同步電纜來(lái)完成的問(wèn)題。

圖1 高速光幕同步方案的系統(tǒng)框圖

圖2 高速光幕發(fā)射器光脈沖時(shí)序圖

2 光幕發(fā)射器設(shè)計(jì)

由于本光幕裝置在發(fā)送端和接收端之間沒(méi)有使用專(zhuān)用同步電纜，而是在第一路發(fā)射光脈沖之前增加了一個(gè)幀同步碼，來(lái)保證收發(fā)雙方信號(hào)同步。確定了第一路光信號(hào)起始位置后，16路光脈沖信號(hào)以等寬形式串行工作，因此每次僅有一對(duì)發(fā)射管和接收管處于工作狀態(tài)，需要判斷的光脈沖也只有一路，從根本上排除了光散射而導(dǎo)致的級(jí)間信號(hào)干擾問(wèn)題。

本裝置中，光幕發(fā)射器核心芯片F(xiàn)PGA的內(nèi)部功能如圖3所示，由時(shí)鐘分頻模塊、基準(zhǔn)數(shù)據(jù)生成模塊、包含同步碼的光脈沖生成模塊組成。

圖3 光幕發(fā)射器FPGA內(nèi)部框圖

圖3中時(shí)鐘分頻模塊的主要功能是輸入50 M時(shí)鐘，產(chǎn)生兩個(gè)時(shí)鐘500 k Hz和31.25 k Hz。時(shí)鐘分頻模塊的輸入時(shí)鐘CLK50 M來(lái)自50M的有源晶振，500 k Hz時(shí)鐘輸出端CLK500k連到光脈沖生成模塊的時(shí)鐘輸入端，31.25 k Hz時(shí)鐘輸出端CLK31k連到基準(zhǔn)數(shù)據(jù)生成模塊的時(shí)鐘輸入端。時(shí)鐘分頻模塊根據(jù)50 M晶振上升沿工作，每出現(xiàn)一次上升沿，七位計(jì)數(shù)總線加一，加到99后計(jì)數(shù)總線清零，計(jì)數(shù)總線最高位就是所需要的時(shí)鐘CLK500k。

時(shí)鐘分頻模塊還需要輸出31.25 k Hz時(shí)鐘，根據(jù)上面產(chǎn)生的CLK500k上升沿工作，每出現(xiàn)一次上升沿，四位計(jì)數(shù)總線加一，加到15后計(jì)數(shù)總線清零，計(jì)數(shù)總線最高位就是所需要的時(shí)鐘CLK31k。

圖3中基準(zhǔn)數(shù)據(jù)生成模塊作用是產(chǎn)生發(fā)射器所需要的時(shí)鐘SerCLK和起始基準(zhǔn)數(shù)據(jù)SerData，輸入時(shí)鐘CLK31k，來(lái)自時(shí)鐘分頻模塊。

其工作過(guò)程如下：首先以CLK31k為時(shí)鐘，進(jìn)行模80計(jì)數(shù)，產(chǎn)生計(jì)數(shù)總線LEDCount［6..0］；接下來(lái)判斷LEDCount ［6..0］的數(shù)值，當(dāng)LEDCount［6..0］＝1時(shí)，同步數(shù)據(jù)Ser-Data為1，其余任何計(jì)數(shù)狀態(tài)Ser Data均為0，這樣保證在每個(gè)循環(huán)周期起始出現(xiàn)一個(gè)瞬時(shí)高電平，輸出時(shí)鐘SerCLK與輸入時(shí)鐘CLK31k相同。

圖3中包含同步碼的光脈沖生成模塊作用是產(chǎn)生16路紅外發(fā)射管的導(dǎo)通控制信號(hào)，在第一路光脈沖之前產(chǎn)生16位幀同步碼1001001101011101，光脈沖生成模塊的輸入發(fā)射光脈沖時(shí)鐘為SerCLK，頻率為31.25 k Hz，輸入同步脈沖為Ser-Data，該信號(hào)在每周期起始出現(xiàn)一個(gè)瞬時(shí)高電平，這兩個(gè)信號(hào)是由基準(zhǔn)數(shù)據(jù)生成模塊產(chǎn)生，另外還有一個(gè)由時(shí)鐘分頻模塊產(chǎn)生的時(shí)鐘信號(hào)CLK500k，用于同步碼生成，光脈沖生成模塊的輸出信號(hào)是16路紅外發(fā)射管的導(dǎo)通控制信號(hào)Light T ［16..1］。

包含同步碼的光脈沖生成模塊的工作過(guò)程如下：首先以CLK500k為時(shí)鐘，SerData為復(fù)位信號(hào)，設(shè)計(jì)停止型模64計(jì)數(shù)器，產(chǎn)生計(jì)數(shù)總線CLKCount A［6..0］，根據(jù)CLKCount A ［6..0］的數(shù)值，采用case譯碼語(yǔ)句產(chǎn)生串行的同步碼SyncOut A。

當(dāng)CLKCount A［6..0］＝15時(shí)，SyncOut A＝SyncData ［15］（同步碼第15位）；

當(dāng)CLKCount A［6..0］＝16時(shí)，SyncOut A＝SyncData ［14］（同步碼第14位）；

當(dāng)CLKCount A［6..0］＝17時(shí)，SyncOut A＝SyncData ［13］（同步碼第13位）；

依次類(lèi)推。

當(dāng)CLKCount A［6..0］＝30時(shí)，SyncOut A＝SyncData ［0］（同步碼第0位）；

然后光脈沖生成模塊以SerCLK為時(shí)鐘，Ser Data為復(fù)位信號(hào)，設(shè)計(jì)停止型模80計(jì)數(shù)器，產(chǎn)生計(jì)數(shù)總線CLKCountB ［7..0］；接下來(lái)判斷CLKCountB［7..0］的數(shù)值，當(dāng)CLKCountB［7..0］＝3時(shí)，第一路紅外發(fā)射管導(dǎo)通，當(dāng)CLKCountB［7..0］＝7時(shí)，第二路紅外發(fā)射管導(dǎo)通，CLKCountB ［7..0］的判斷數(shù)值不斷加四，依次類(lèi)推，產(chǎn)生16路紅外發(fā)射管的導(dǎo)通控制信號(hào)Light T［16..1］，需要注意的是要在第一路發(fā)射光脈沖之前增加同步碼。

將第一路發(fā)射信號(hào)與串行同步碼SyncOut A進(jìn)行或運(yùn)算，產(chǎn)生包含同步碼的第一路發(fā)射光脈沖信號(hào)。

圖4是包含幀同步碼的第一路光脈沖時(shí)序圖，是將圖2中的第一路光脈沖放大，可以很清楚的看到在第一路光脈沖之前產(chǎn)生了16位幀同步碼1001001101011101。

圖4 包含幀同步碼的第一路光脈沖時(shí)序圖

3 光幕接收器設(shè)計(jì)

本裝置中，光幕接收器使用光電池實(shí)現(xiàn)光電轉(zhuǎn)換，產(chǎn)生微弱的電信號(hào)用運(yùn)算放大器將其放大，經(jīng)過(guò)模擬多路開(kāi)關(guān)采用時(shí)分復(fù)用方式將16路模擬信號(hào)合并成一路模擬信號(hào)，將其轉(zhuǎn)換為數(shù)字信號(hào)后送給FPGA。FPGA對(duì)信號(hào)進(jìn)行運(yùn)算處理，實(shí)現(xiàn)物體到位檢測(cè)，輸出開(kāi)關(guān)信號(hào)。

本裝置在發(fā)射器和接收器之間沒(méi)有使用同步電纜，發(fā)射器和接收器各自根據(jù)本地晶振產(chǎn)生系列時(shí)鐘，在沒(méi)有鎖相的情況下，收發(fā)雙方即使采用相同程序，產(chǎn)生同樣的時(shí)鐘，也會(huì)有頻率、相位上的偏差。如果以發(fā)射器時(shí)鐘為基準(zhǔn)，就會(huì)發(fā)現(xiàn)接收器的時(shí)鐘在不斷飄移。因此在沒(méi)有同步線情況下，不進(jìn)行鎖相的話，用接收器時(shí)鐘直接判斷發(fā)射光脈沖，會(huì)導(dǎo)致大量運(yùn)算錯(cuò)誤，光幕根本無(wú)法正常運(yùn)行。

本裝置中，光幕接收器FPGA的內(nèi)部功能如圖5所示，由實(shí)現(xiàn)位同步的鎖相環(huán)模塊、幀同步模塊、多路開(kāi)關(guān)控制模塊、到位檢測(cè)模塊組成。

圖5 光幕接收器FPGA內(nèi)部框圖

圖5中鎖相環(huán)模塊由鑒相器、濾波器、數(shù)控振蕩器組成，輸入時(shí)鐘CLK50M來(lái)自本地50 MHz的有源晶振，輸入光脈沖信號(hào)LightSign來(lái)自模擬多路開(kāi)關(guān)，經(jīng)過(guò)鎖相環(huán)位同步運(yùn)算后，產(chǎn)生與發(fā)射器光脈沖相位相同的500 k Hz時(shí)鐘信號(hào)CLK500K、31.25 k Hz時(shí)鐘信號(hào)CLK31k。

鎖相環(huán)模塊的工作過(guò)程如下：首先使用兩級(jí)D觸發(fā)器實(shí)現(xiàn)鑒相器功能，光脈沖信號(hào)LightSign作為第一級(jí)D觸發(fā)器的數(shù)據(jù)輸入，CLK50M為第一級(jí)D觸發(fā)器的時(shí)鐘，第一級(jí)D觸發(fā)器的數(shù)據(jù)輸出連到第二級(jí)D觸發(fā)器的數(shù)據(jù)輸入，CLK50M反相后作為第二級(jí)D觸發(fā)器的時(shí)鐘，第二級(jí)D觸發(fā)器的輸出信號(hào)為L(zhǎng)ightSign A。第二級(jí)D觸發(fā)器的輸出信號(hào)LightSign A反相后與原始光脈沖信號(hào)LightSign進(jìn)行與運(yùn)算，就會(huì)產(chǎn)生光脈沖邊沿信號(hào)LightSign Edge。

將邊沿信號(hào)LightSignEdge經(jīng)過(guò)積分器濾波后，連到數(shù)控振蕩器的復(fù)位端，CLK50M連到數(shù)控振蕩器的時(shí)鐘引腳。數(shù)控振蕩器根據(jù)50 M晶振上升沿工作，產(chǎn)生500 k Hz和31.25 k Hz兩個(gè)時(shí)鐘的過(guò)程與光幕發(fā)射器完全類(lèi)似。

光幕接收器經(jīng)過(guò)FPGA內(nèi)部的數(shù)字鎖相環(huán)模塊后，就產(chǎn)生了與發(fā)射器相位完全相同的500 k Hz和31.25 k Hz時(shí)鐘信號(hào)，并且在每個(gè)循環(huán)周期內(nèi)提取16次邊沿信號(hào)，實(shí)現(xiàn)快速鎖相，這樣就可以對(duì)光脈沖信號(hào)進(jìn)行穩(wěn)定判決。

圖5中幀同步模塊的輸入時(shí)鐘信號(hào)CLK500k、CLK31k來(lái)自鎖相環(huán)模塊，輸入光脈沖信號(hào)LightSign來(lái)自模擬多路開(kāi)關(guān)，捕捉到幀碼碼型信號(hào)1001001101011101，便進(jìn)行n次校驗(yàn)，均正確后，認(rèn)為收發(fā)同步，進(jìn)入系統(tǒng)同步工作狀態(tài)，輸出同步數(shù)據(jù)SerData和同步時(shí)鐘SerCLK。

幀同步模塊包括串并轉(zhuǎn)換、幀同步碼提取與校驗(yàn)、信號(hào)展寬等。

其工作過(guò)程如下：首先對(duì)發(fā)端傳送過(guò)來(lái)的LightSign信號(hào)進(jìn)行串并轉(zhuǎn)換等處理后，由幀碼比較器來(lái)進(jìn)行幀碼識(shí)別。當(dāng)提取到一個(gè)幀碼碼型 （1001001101011101）信號(hào)后，便啟動(dòng)校驗(yàn)電路工作，如果在下一周期的相同時(shí)刻又捕捉到一個(gè)幀碼碼型信號(hào)，就讓系統(tǒng)進(jìn)入同步工作狀態(tài)，經(jīng)過(guò)信號(hào)展寬處理后，多路開(kāi)關(guān)控制模塊開(kāi)始工作。如果相同時(shí)刻沒(méi)有識(shí)別到幀碼碼型信號(hào)，系統(tǒng)仍要處于失步狀態(tài)，重新開(kāi)始捕捉。本裝置設(shè)定n ＝1，即連續(xù)在下一周期的相同時(shí)刻，又捕捉到幀碼碼型信號(hào)，則確定此信號(hào)是發(fā)端傳來(lái)的幀同步碼，讓系統(tǒng)進(jìn)入維持工作狀態(tài)。當(dāng)然連續(xù)識(shí)別次數(shù)n可以大于1，這樣捕捉更可靠，但捕捉時(shí)間就會(huì)加長(zhǎng)，可以根據(jù)實(shí)際需要來(lái)設(shè)定。

在圖6中描述了光幕接收器幀同步碼的捕捉時(shí)序，圖6中的LightSign、CLK500k、CLK31k是輸入信號(hào)，同步比較信號(hào)SyncComp明顯較窄，輸出的同步數(shù)據(jù)Ser Data在第一路光脈沖信號(hào)之前，輸出的同步時(shí)鐘SerCLK與CLK31k相同。

圖6 光幕接收器幀同步碼捕捉時(shí)序圖

圖5中多路開(kāi)關(guān)控制模塊的作用是產(chǎn)生模擬多路開(kāi)關(guān)的使能信號(hào)和各通道選擇信號(hào)，使模擬多路開(kāi)關(guān)可以采用時(shí)分復(fù)用方式將16路模擬信號(hào)合并成一路模擬信號(hào)。多路開(kāi)關(guān)控制模塊的輸入信號(hào)SerData和SerCLK來(lái)自幀同步模塊，輸出信號(hào)SwiAEN、SwiA［2..0］、SwiBEN、SwiB［2..0］分別是兩片八選一多路開(kāi)關(guān)的使能信號(hào)和通道選擇信號(hào)。

多路開(kāi)關(guān)控制模塊的工作過(guò)程如下：首先以SerCLK為時(shí)鐘，SerData為復(fù)位信號(hào)，設(shè)計(jì)同步復(fù)位型模80計(jì)數(shù)器，產(chǎn)生計(jì)數(shù)總線CLKCountD［6..0］；接下來(lái)判斷CLKCountD ［6..0］的數(shù)值，當(dāng)CLKCountD［6..0］大于0且小于31時(shí)，第一片八選一多路開(kāi)關(guān)的使能信號(hào)SwiAEN為0，其余任何計(jì)數(shù)狀態(tài)SwiAEN均為1；當(dāng)CLKCount D［6..0］大于32且小于63時(shí)，第二片八選一多路開(kāi)關(guān)的使能信號(hào)SwiBEN為0，其余任何計(jì)數(shù)狀態(tài)SwiBEN均為1；設(shè)計(jì)同步觸發(fā)型電路，在SerCLK下降沿時(shí)：

通過(guò)上述步驟產(chǎn)生了模擬多路開(kāi)關(guān)所需要的使能信號(hào)和通道選擇信號(hào)。

到位檢測(cè)模塊作用是根據(jù)光脈沖信號(hào)LightSign、來(lái)自幀同步模塊的同步數(shù)據(jù)Ser Data和同步時(shí)鐘SerCLK，判斷運(yùn)動(dòng)物體是否出現(xiàn)，輸出一個(gè)開(kāi)關(guān)量信號(hào)Switch Out。

到位檢測(cè)模塊由單束光啟停信號(hào)生成、單束光判決時(shí)鐘生成、串并轉(zhuǎn)換、數(shù)據(jù)累加、計(jì)數(shù)判斷這些部分組成。首先確定每個(gè)光脈沖的開(kāi)始和結(jié)束位置，在各個(gè)光脈沖中產(chǎn)生多次判決時(shí)鐘；然后對(duì)單個(gè)光脈沖進(jìn)行十二位串并轉(zhuǎn)換，對(duì)轉(zhuǎn)換后的并行碼進(jìn)行數(shù)據(jù)累加、大數(shù)判斷，可以防止干擾，實(shí)現(xiàn)信號(hào)濾波；最后對(duì)有效光脈沖個(gè)數(shù)進(jìn)行計(jì)數(shù)，若其等于十六，則說(shuō)明接收光電池收到了十六個(gè)光脈沖，光幕發(fā)射器、接收器中間沒(méi)有物體擋住，輸出信號(hào)Switch Out為高電平，否則為低電平。通過(guò)上述這些步驟，實(shí)現(xiàn)了物體到位檢測(cè)功能。

4 FPGA實(shí)現(xiàn)與實(shí)測(cè)波形

本光幕檢測(cè)裝置基于大容量FPGA芯片EP4CE22F17C8N設(shè)計(jì)，芯片容量約500萬(wàn)門(mén)，256管腳，在Quartus集成開(kāi)發(fā)環(huán)境中使用VHDL描述［8 10］。

圖7 光幕接收器光電池波形圖

圖7是示波器實(shí)際測(cè)量得到的光幕接收器部分光電池波形圖，圖7（a）是物體擋住第一通道的波形，光電池接收到15路有效信號(hào)；圖7（b）是物體擋住第一、二通道的波形，光電池接收到14路有效信號(hào)。示波器第一通道的同步數(shù)據(jù)Ser-Data是光幕接收器經(jīng)過(guò)鎖相環(huán)位同步、幀同步后產(chǎn)生的信號(hào)，它與光幕發(fā)射器信號(hào)同步，現(xiàn)場(chǎng)運(yùn)行穩(wěn)定。

5 試驗(yàn)結(jié)果與分析

本裝置收發(fā)雙方信號(hào)的同步是依靠接收端的同步系統(tǒng)從發(fā)端送來(lái)的信號(hào)中，提取出位同步和幀同步信號(hào)，從而正確分離出16路光脈沖信號(hào)。在光幕運(yùn)行過(guò)程中，系統(tǒng)建立時(shí)間是一個(gè)重要指標(biāo)，下面對(duì)其進(jìn)行分析。

位同步是采用快速鎖相方式，建立時(shí)間很快，因此系統(tǒng)建立時(shí)間主要取決于幀同步建立時(shí)間。幀同步系統(tǒng)從捕捉到同步需要兩個(gè)階段：幀碼碼型信號(hào)識(shí)別階段和校驗(yàn)階段。

本裝置一個(gè)周期有16路，即有16個(gè)時(shí)隙（設(shè)路數(shù)m＝16），當(dāng)系統(tǒng)在某一時(shí)隙捕捉到幀碼碼型信號(hào)后，首先要對(duì)系統(tǒng)處理，讓剛識(shí)別到幀碼所在的時(shí)隙為第一時(shí)隙（TS1）；然后進(jìn)入校驗(yàn)階段，如果下一周期仍在相同時(shí)刻又識(shí)別到一個(gè)幀碼，便讓系統(tǒng)進(jìn)入同步工作狀態(tài)。

設(shè)TB為每個(gè)時(shí)隙所需時(shí)間，由于捕捉時(shí)在一個(gè)周期m個(gè)時(shí)隙的任何一個(gè)時(shí)隙位置上，均可能識(shí)別到幀碼信號(hào)，因此最慢識(shí)別到幀碼的時(shí)間為m TB，最快為T(mén)B，計(jì)算識(shí)別到幀碼的平均時(shí)間TD：

校驗(yàn)的時(shí)間，決定校驗(yàn)次數(shù)n，本裝置n＝1。

設(shè)位同步建立時(shí)間為T(mén)C，計(jì)算系統(tǒng)總的建立時(shí)間TA：

由式（2）可見(jiàn)，為了縮短建立時(shí)間，一般希望校驗(yàn)次數(shù)n和路數(shù)m小一些，但為了提高光幕的測(cè)量精度、測(cè)量范圍和可靠性，又希望n、m的數(shù)值大一些，因此設(shè)計(jì)光幕檢測(cè)裝置時(shí)需要綜合考慮上述兩方面的因素影響。

6 結(jié)束語(yǔ)

采用新提出的同步方法并基于FPGA制備的高速光幕檢測(cè)裝置，在發(fā)射器第一路光脈沖之前增加捕捉可靠、抗干擾能力強(qiáng)的幀同步碼，光幕接收器使用位同步速度快的快速鎖相環(huán)算法，16路光脈沖依次串行工作，進(jìn)而利用FPGA的并行處理特性，有效地實(shí)現(xiàn)了高速運(yùn)動(dòng)物體的實(shí)時(shí)到位檢測(cè)。因此，新實(shí)現(xiàn)的高速光幕檢測(cè)裝置具有現(xiàn)場(chǎng)安裝方便、數(shù)據(jù)處理速度快、抗干擾能力強(qiáng)、升級(jí)方便等特點(diǎn)，可用于各種工業(yè)惡劣環(huán)境。

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Design and Realization of FPGA Based High Speed Light Curtain Synchronization System

Xu Qiang，Yang Xiaoyun，Zhuang Yanbin

（School of Computer＆Information Engineering，Changzhou Institute of Technology，Changzhou 213002，China）

A special synchronized cable is needed to achieve the synchronization of the signals between the emitter and the receiver in conventional light curtain.Aiming at this shortcoming，a new synchronization method is presented for the high speed light curtain，namely that an optical pulse train as the frame synchronization code is added before the first channel emitted optical pulse in each cycle period of the emitter，and the synchronization of the send and receive signals at the receiver is achieved by decoding the frame synchronization code.Therefore，the special synchronized cable is no longer needed and the cost of light curtain synchronization system can be saved effectively.Furthermore，by utilizing newly proposed synchronization method of the high speed light curtain，an overall scheme for the high speed light curtain synchronization system is designed and implemented based on FPGA technique，and thereby a high speed light curtain detector applicable to the real －time position detection of high speed moving object is made in hardware level.The practical engineering application shows that the high speed light curtain detector implementing by this method is low cost，stable and reliable in work，and its capture and synchronization performance is excellent.

light curtain；synchronization system；FPGA

1671-4598（2016）08-0294-04

10.16526／j.cnki.11－4762／tp.2016.08.080

：TM933

：B

2016-03-09；

：2016-03-30。

徐 強(qiáng)（1975-），男，江蘇常州人，副教授，碩士，主要從事智能檢測(cè)技術(shù)、嵌入式系統(tǒng)設(shè)計(jì)方向的研究。

楊曉云（1970-），女，江蘇常州人，實(shí)驗(yàn)師，主要從事嵌入式系統(tǒng)設(shè)計(jì)方向的研究。

莊燕濱（1964-），男，教授，碩士生導(dǎo)師，主要從事智能信息處理、視頻圖像處理、模式識(shí)別方向的研究。