李建偉

摘 要： 針對(duì)采用當(dāng)前方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)時(shí)，難以計(jì)算出直接數(shù)字式低頻率合成器的查找表地址的寬度，存在輸出頻率分辨率較低、相位噪聲較高的問(wèn)題，提出一種基于FPGA的高性能直接數(shù)字式低頻率合成器設(shè)計(jì)方法。該方法對(duì)直接數(shù)字式低頻率合成器原理進(jìn)行分析，得到直接數(shù)字式低頻率合成器的正弦波公式，在此基礎(chǔ)上采用進(jìn)位鏈與流水線技術(shù)相結(jié)合的方法計(jì)算查找表地址輸入的寬度，得到滿足查找表內(nèi)的數(shù)據(jù)長(zhǎng)度范圍，并結(jié)合相位累加器對(duì)數(shù)字式鋸齒波進(jìn)行輸出，獲取數(shù)字式鋸齒波的若干相位作為ROM的地址輸入，然后對(duì)輸入地址進(jìn)行查表以及運(yùn)算處理，由此完成高性能直接數(shù)字式低頻率合成器設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明所提方法能夠有效提高直接數(shù)字式低頻率合成器的頻率分辨率，同時(shí)具有較強(qiáng)的抵抗相噪能力。

關(guān)鍵詞： 頻率轉(zhuǎn)換； 低頻率合成器； 鋸齒波； 查找表

中圖分類(lèi)號(hào)： TN74?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2017）19?0010?04

Design of high?performance direct digital low?frequency synthesizer

LI Jianwei

（Department of Electronic Information and Physics， Changzhi University， Changzhi 046000， China）

Abstract： The current method used to design the high?performance direct digital low?frequency synthesizer is difficult to calculate the address width of the lookup table of the direct digital low?frequency synthesizer， which has low resolution of output frequency and high phase noise. Therefore， a design method of high?performance direct digital low?frequency synthesizer based on FPGA is proposed. The principle of the direct digital low?frequency synthesizer is analyzed to obtain the sine wave formula of the synthesizer. On this basis， the method combining the carry chain with pipelining technology is used to calculate the width of input address of the lookup table to get the data length range satisfying lookup table. The phase accumulator is combined to output the digital sawtooth wave to get some phases of digital sawtooth as the input addresses of ROM， and then the table lookup and calculation are carried out for the input addresses to accomplish the design of the high?performance direct digital low?frequency synthesizer. The experimental results show that the method can improve the frequency resolution of the direct digital frequency low?frequency synthesizer effectively， and has strong ability to resist phase noise.

Keywords： frequency conversion； low?frequency synthesizer； sawtooth wave； lookup table

0 引 言

近年來(lái)，隨著我國(guó)超高數(shù)字電路技術(shù)的飛速發(fā)展，頻率合成技術(shù)被廣泛地應(yīng)用在航空、儀器儀表以及信息交換等各個(gè)領(lǐng)域。頻率合成就是將具有參考頻率源的綜合指標(biāo)設(shè)定為低相位、高精度以及高穩(wěn)定度的頻率，經(jīng)過(guò)混頻、倍頻以及分頻等電路信號(hào)的處理。頻率合成器不僅可以作為發(fā)射機(jī)的激勵(lì)信號(hào)源以及接收機(jī)的本地振蕩器，還可以作為電子對(duì)抗設(shè)備的干擾信號(hào)發(fā)生器以及測(cè)試設(shè)備的標(biāo)準(zhǔn)信號(hào)源[1?2]。因此，設(shè)計(jì)具有高性能的直接數(shù)字式低頻率合成器不僅可以得到任意想要的高分辨率信號(hào)，還可以保證輸出頻率具有較小的相位噪聲以及較高的穩(wěn)定度。但是現(xiàn)階段的直接數(shù)字式低頻率合成器不能在變頻時(shí)通過(guò)控制頻率、控制字來(lái)控制瞬間改變的輸出信號(hào)的頻率值，導(dǎo)致頻率在轉(zhuǎn)換過(guò)程中信號(hào)輸出延時(shí)過(guò)長(zhǎng)，且輸出信號(hào)頻率的分辨率較低的問(wèn)題，致使直接數(shù)字式低頻率合成器在頻率切換的速度和相噪的抵抗等方面存在很多的不足之處[3?4]。在這種情況下，如何準(zhǔn)確、有效地對(duì)輸出頻率進(jìn)行程控，提高輸出信號(hào)頻譜的純度，成為該領(lǐng)域亟需解決的重要技術(shù)難題，受到了有關(guān)專(zhuān)家學(xué)者的高度關(guān)注[5?6]。

文獻(xiàn)[7]提出一種基于低相位噪聲的高性能直接數(shù)字式低頻率合成器設(shè)計(jì)方法。該方法使用Verilog語(yǔ)言編程實(shí)現(xiàn)直接數(shù)字式低頻率合成器中的可逆計(jì)數(shù)器，通過(guò)利用可逆計(jì)數(shù)器形成一個(gè)完整的三角波，同時(shí)對(duì)同一時(shí)刻的正弦波、三角波的正弦函數(shù)值與三角函數(shù)值進(jìn)行比較，由此可以生成一路脈沖調(diào)制波，最后利用死區(qū)延時(shí)部分來(lái)防止同相橋臂功率器件的同時(shí)導(dǎo)通，進(jìn)而形成最終的SPWM脈寬調(diào)制波。該方法計(jì)算過(guò)程較為簡(jiǎn)單，但存在對(duì)輸出信號(hào)頻率分辨率局限性較大的問(wèn)題。文獻(xiàn)[8]提出一種基于外差混頻的高性能直接數(shù)字式低頻率合成器設(shè)計(jì)方法。該方法先采用Quartus軟件提供的模塊進(jìn)行直接數(shù)字式低頻率合成器的編程，結(jié)合VHDL語(yǔ)言對(duì)相位累加器和波形存儲(chǔ)表等功能進(jìn)行設(shè)計(jì)，最后通過(guò)硬件設(shè)計(jì)，實(shí)現(xiàn)了直接數(shù)字式低頻率合成器的設(shè)計(jì)。該方法可以有效縮短頻率轉(zhuǎn)換時(shí)間，但存在相位噪聲較大的問(wèn)題。文獻(xiàn)[9]提出一種基于鎖相環(huán)的高性能直接數(shù)字式低頻率合成器設(shè)計(jì)方法。該方法結(jié)合模塊化設(shè)計(jì)思想對(duì)直接數(shù)字式低頻率合成器進(jìn)行理論分析，得出直接數(shù)字式低頻率合成器系統(tǒng)的傳輸函數(shù)，通過(guò)對(duì)具體電路的參數(shù)進(jìn)行計(jì)算，得到了鎖相式直接數(shù)字式低頻率合成器的總體電路。該方法可以有效提高頻率分辨率，但存在計(jì)算過(guò)程消耗時(shí)間較長(zhǎng)的問(wèn)題。endprint

針對(duì)上述問(wèn)題，本文提出一種基于FPGA的高性能直接數(shù)字式低頻率合成器設(shè)計(jì)方法。實(shí)驗(yàn)結(jié)果表明，所提方法能夠有效提高直接數(shù)字式低頻率合成器的頻率分辨率，同時(shí)具有較強(qiáng)的抵抗相噪能力。

1 高性能直接數(shù)字式低頻率合成器設(shè)計(jì)

1.1 低頻率合成器查找表的寬度計(jì)算

在進(jìn)行高性能直接數(shù)字式低頻率合成器的設(shè)計(jì)過(guò)程中，對(duì)直接數(shù)字式低頻率合成器原理進(jìn)行分析，得到直接數(shù)字式低頻率合成器的正弦波公式，在此基礎(chǔ)上采用進(jìn)位鏈與流水線技術(shù)相結(jié)合的方法計(jì)算出查找表地址輸入的寬度，得到滿足查找表內(nèi)的數(shù)據(jù)長(zhǎng)度范圍，由此設(shè)計(jì)高性能直接數(shù)字式低頻率合成器，具體過(guò)程如下。

由于直接數(shù)字式低頻率合成器主要由相位累加器、波形存儲(chǔ)器、參考時(shí)鐘、查找表（ROM）和低通濾波器等功能模塊組成，通過(guò)參考時(shí)鐘的控制以及相位截?cái)嗪头攘炕瘮?shù)據(jù)等模塊處理，得到直接數(shù)字式低頻率合成器的一個(gè)正弦波：

[Sn=cos2πf0nfs] （1）

式中：[f0]代表直接數(shù)字式低頻率合成器輸入中頻信號(hào)的頻率；[fs]代表直接數(shù)字式低頻率合成器的采樣頻率。

直接數(shù)字式低頻率合成器的具體原理為：相位累加器在每發(fā)生一個(gè)時(shí)鐘脈沖時(shí)，將頻率控制字以及累加寄存器的累加輸出相位數(shù)據(jù)進(jìn)行相加，然后在累加寄存器的輸入端將相加的結(jié)果進(jìn)行輸入，還可以將累加值送入波形存儲(chǔ)器作為取樣地址值而輸出相應(yīng)的波形數(shù)據(jù)。在此基礎(chǔ)上，通過(guò)D/A轉(zhuǎn)換得到量化的階梯形輸出，最后利用低通濾波器進(jìn)行高頻分量的濾除和平滑處理得到需要的模擬波形。

假設(shè)[Bθn]代表直接數(shù)字式低頻率合成器相位累加器的寬度，在此基礎(chǔ)上，在輸入的每個(gè)時(shí)鐘脈沖相位上增加一個(gè)相位增量[Δθ，]利用式（2），式（3）分別計(jì)算出直接數(shù)字式低頻率合成器的輸出頻率與頻率分辨率：

[fout=fsΔθ2Bθn] （2）

[Δf=fs2Bθn] （3）

式中：[fout]代表直接數(shù)字式低頻率合成器的輸出頻率；[Δf]代表直接數(shù)字式低頻率合成器的頻率分辨率。頻率轉(zhuǎn)換速度是直接數(shù)字式低頻率合成器的重要指標(biāo)之一，因此進(jìn)位鏈與流水線技術(shù)相結(jié)合的設(shè)計(jì)方法不僅提高了芯片資源的利用率，還可以增加直接數(shù)字式低頻率合成器系統(tǒng)的性能與速度。

假設(shè)[θn]代表時(shí)鐘脈沖進(jìn)入相位累加器后的累加相位，為了提高直接數(shù)字式低頻率合成器的頻率分辨率，降低直接數(shù)字式低頻率合成器系統(tǒng)的復(fù)雜性，在直接數(shù)字式低頻率合成器設(shè)計(jì)中加入一個(gè)量化器[Q，]將每個(gè)時(shí)鐘脈沖相位累加后的相位[θn]量化并轉(zhuǎn)換為地址[Θn，]查找表[T]的地址輸入寬度為：

[BΘn≥log2SFDR6] （4）

式中：[BΘn]代表直接數(shù)字式低頻率合成器中查找表地址的寬度；SFDR代表無(wú)雜散動(dòng)態(tài)范圍。

1.2 基于FPGA的低頻率合成器優(yōu)化設(shè)計(jì)

直接數(shù)字式低頻率合成器主要包括相位累加器、波形存儲(chǔ)器、數(shù)模轉(zhuǎn)換器、低通濾波器以及參考時(shí)鐘等五部分。在進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)時(shí)，采用FPGA來(lái)控制輸出波形的頻率、相位以及波形的選擇，通常波形數(shù)據(jù)的存放形式是將固定波形數(shù)據(jù)的正弦波、三角波以及鋸齒波等數(shù)據(jù)存放在E2PROM里。為了使輸出波形的頻率具有較高的頻率精度，在此基礎(chǔ)上將相位的增量累加值作為地址碼對(duì)波形存儲(chǔ)器中存放的波形數(shù)據(jù)進(jìn)行讀取。最后利用相位累加器輸出經(jīng)過(guò)相位增量寄存器改變的增量值（即步長(zhǎng)），上述過(guò)程不僅改變了波形存儲(chǔ)器的地址，還對(duì)波形每周期的點(diǎn)數(shù)進(jìn)行了改變，從而完成了改變輸出波形頻率的目的。高性能直接數(shù)字式低頻率合成器的工作原理圖如圖1所示。

采用FPGA進(jìn)行直接數(shù)字式低頻率合成器設(shè)計(jì)時(shí)，可以有效提高直接數(shù)字式低頻率合成器的性能，但是在利用FPGA設(shè)計(jì)具有高性能的直接數(shù)字式低頻率合成器電路時(shí)存在兩個(gè)關(guān)鍵部位，一個(gè)關(guān)鍵部位是相位累加器，電路中高效快速的累加器可以提高直接數(shù)字式低頻率合成器的性能。采用FLEX器件的進(jìn)位鏈及流水處理措施進(jìn)行累加器設(shè)計(jì)可以得到快速高效的直接數(shù)字式低頻率合成器的電路結(jié)構(gòu)。

在利用FPGA進(jìn)行直接數(shù)字式低頻率合成器設(shè)計(jì)過(guò)程中，ROM是利用EAB來(lái)實(shí)現(xiàn)的，且隨著地址位數(shù)或數(shù)據(jù)的增加，ROM表的尺寸以指數(shù)形式遞增，因此在實(shí)際運(yùn)用中，如何在滿足信號(hào)性能的前提下降低資源的開(kāi)銷(xiāo)成為直接數(shù)字式低頻率合成器設(shè)計(jì)過(guò)程中的一個(gè)重要問(wèn)題。由此進(jìn)一步將相位/幅度轉(zhuǎn)換電路的ROM表減少至原來(lái)的[14]，在此基礎(chǔ)上，采用一個(gè)正弦碼表的前[14]周期進(jìn)行變換，得到相位/幅度轉(zhuǎn)換電路的正弦和余弦的整個(gè)周期碼表，同時(shí)節(jié)省了[34]的資源。高性能直接數(shù)字式低頻率合成器電路的結(jié)構(gòu)設(shè)計(jì)如圖2所示。

2 實(shí)驗(yàn)結(jié)果與分析

為了證明提出的基于FPGA的高性能直接數(shù)字式低頻率合成器設(shè)計(jì)方法的有效性，需要進(jìn)行一次實(shí)驗(yàn)。實(shí)驗(yàn)利用VerilogHDL硬件描述語(yǔ)言對(duì)直接數(shù)字式低頻率合成器進(jìn)行建模，對(duì)直接數(shù)字式低頻率合成器的邏輯功能進(jìn)行實(shí)驗(yàn)，驗(yàn)證高性能直接數(shù)字式低頻率合成器的性能。

分別利用FPGA方法和鎖相環(huán)方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)實(shí)驗(yàn)。利用式（1）計(jì)算高性能直接數(shù)字式低頻率合成器的正弦波頻率，將兩種不同方法進(jìn)行高性能直接數(shù)字式低頻率合成器的輸出正弦頻率波進(jìn)行比較，其結(jié)果如圖3所示。

圖3 不同方法下輸出的正弦頻率波

通過(guò)對(duì)圖3進(jìn)行分析可知，利用FPGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的輸出正弦頻率波的準(zhǔn)確性要高于鎖相環(huán)方法，這主要是因?yàn)樵诶肍PGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的過(guò)程中，先對(duì)直接數(shù)字式低頻率合成器原理進(jìn)行分析，得到直接數(shù)字式低頻率合成器的正弦波公式，在此基礎(chǔ)上采用FLEX器件的進(jìn)位鏈及流水處理措施進(jìn)行累加器設(shè)計(jì)，得到快速高效的直接數(shù)字式低頻率合成器的電路結(jié)構(gòu)，使得利用FPGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的輸出正弦頻率精度較高。

將兩種不同方法進(jìn)行高性能直接數(shù)字式低頻率合成器輸出頻率的預(yù)置頻率和實(shí)測(cè)頻率進(jìn)行對(duì)比，其結(jié)果如表1所示。

通過(guò)對(duì)表1進(jìn)行分析可知，利用FPGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的實(shí)測(cè)頻率的準(zhǔn)確率要優(yōu)于鎖相環(huán)方法，這主要是因?yàn)樵诶肍PGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)過(guò)程中，采用進(jìn)位鏈與流水線技術(shù)相結(jié)合的方法計(jì)算出查找表地址輸入的寬度，利用ROM結(jié)構(gòu)對(duì)所需波形的數(shù)據(jù)進(jìn)行輸出。使得利用FPGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的實(shí)測(cè)頻率的準(zhǔn)確率較高。

將兩種不同方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的實(shí)驗(yàn)結(jié)果對(duì)比，采用相對(duì)頻率均方根誤差[P]（%）作為度量不同方法下高性能直接數(shù)字式低頻率合成器的衡量標(biāo)準(zhǔn)，利用下式進(jìn)行計(jì)算：

[P=limn→∞1ni=1nΔff0] （5）

式中[n]代表相位累積位數(shù)。

比較兩種不同方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的相對(duì)頻率均方根誤差（%），其結(jié)果如圖4所示。

通過(guò)對(duì)圖4進(jìn)行分析可知，利用FPGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的相對(duì)頻率均方根誤差要低于鎖相環(huán)方法，這主要是因?yàn)?，在利用FPGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的過(guò)程中，對(duì)其關(guān)鍵部位的相位/幅度轉(zhuǎn)換電路采用ROM結(jié)構(gòu)，并結(jié)合相位累加器對(duì)數(shù)字式鋸齒波輸出，為提高直接數(shù)字式低頻率合成器的性能，采用信號(hào)周期內(nèi)的正弦波形對(duì)稱性和算術(shù)關(guān)系相結(jié)合的方法來(lái)減少ROM開(kāi)銷(xiāo)，使得利用FPGA方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的相對(duì)頻率均方根誤差較低。

3 結(jié) 語(yǔ)

針對(duì)采用當(dāng)前方法進(jìn)行高性能直接數(shù)字式低頻率合成器設(shè)計(jì)時(shí)，難以計(jì)算出直接數(shù)字式低頻率合成器查找表地址的寬度，存在頻率分辨率較低、相位噪聲較高的問(wèn)題，提出一種基于FPGA的高性能直接數(shù)字式低頻率合成器設(shè)計(jì)的方法。實(shí)驗(yàn)結(jié)果表明，所提方法能夠有效提高直接數(shù)字式低頻率合成器的頻率分辨率，同時(shí)具有較強(qiáng)的抵抗相噪能力。

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