趙越

摘 要：對(duì)DRFM中采用關(guān)鍵技術(shù)進(jìn)行細(xì)致深入研究，設(shè)計(jì)完成了一個(gè)多路采樣DRFM系統(tǒng)，并給出現(xiàn)場(chǎng)可編程門陣列（FPGA）、高速模數(shù)轉(zhuǎn)換器為主要單元的實(shí)現(xiàn)方案。整個(gè)系統(tǒng)采用硬件與軟件相結(jié)合的方式設(shè)計(jì)完成了最終的電路設(shè)計(jì)，并通過測(cè)試結(jié)果分析達(dá)到指標(biāo)要求。

關(guān)鍵字：DRFM；模數(shù)轉(zhuǎn)換器；多路采樣

通過對(duì)射頻存儲(chǔ)器的基本原理及相應(yīng)的性能的研究，設(shè)計(jì)了一個(gè)多路采樣的DRFM系統(tǒng)。本系統(tǒng)設(shè)計(jì)是在輸入端將信號(hào)頻帶劃分成多路的子頻帶，在采樣過程中分別對(duì)各路信號(hào)進(jìn)行分時(shí)采樣[1]。其中多路采樣通道包含差分放大器和A/D轉(zhuǎn)換器，此系統(tǒng)為中頻信號(hào)的處理系統(tǒng)，輸入信號(hào)通過7路ADC的分時(shí)采樣結(jié)構(gòu)對(duì)信號(hào)的各子頻帶完成有多于12位的數(shù)字采樣處理，進(jìn)而完成整個(gè)頻帶的采樣。系統(tǒng)總體構(gòu)架圖由圖1所示。

其中多路采樣陣列里每路ADC采樣都可對(duì)頻率75MHz 、帶寬30MHz中頻信號(hào)直接采樣處理，并通過可編程控制器，這里將采用FPGA來(lái)控制分段將采樣后的數(shù)據(jù)送到數(shù)字正交下變頻進(jìn)行處理，最終，將中頻數(shù)字信號(hào)采樣存儲(chǔ)成正交的I、Q基帶信號(hào)，得到I、Q基帶信號(hào)再進(jìn)一步數(shù)據(jù)處理。

設(shè)計(jì)了7路ADC分時(shí)采樣結(jié)構(gòu)，通過控制器來(lái)切換頻帶來(lái)完成對(duì)整個(gè)頻帶的采樣。根據(jù)欠采樣原理[2]，采用單獨(dú)每一片的采樣速率為150Msps ADC即可完成對(duì)于輸入信號(hào)頻率為75MHz、帶寬為30MHz的中頻信號(hào)進(jìn)行采樣處理，采用Virtex-5系列FPGA，來(lái)配置外圍芯片實(shí)現(xiàn)同上位機(jī)的通信傳輸

1 ADC采樣陣列設(shè)計(jì)及電路設(shè)計(jì)

快速的ADC采樣電路的輸入選用差分的方式來(lái)實(shí)現(xiàn)，即單端變差分運(yùn)放的方式將單端信號(hào)變換為差分信號(hào)，從而滿足采樣電路輸入指標(biāo)。

由系統(tǒng)涉及指標(biāo)要求，我們可選用的，模數(shù)轉(zhuǎn)換器AD9254。輸入信號(hào)調(diào)理單元將使用TI公司的THS4511-SP來(lái)實(shí)現(xiàn)。THS4511-SP是一款低功耗，差分運(yùn)算放大器

2 FPGA模塊設(shè)計(jì)

2.1 FPGA器件選型及配置電路設(shè)計(jì)

由本系統(tǒng)處理器設(shè)計(jì)要求，我們將采用XILINX公司的Virtex-5系列XC5VFX70T-1FFG1136C 來(lái)實(shí)現(xiàn)設(shè)計(jì)[3]。采用通過PROM直接對(duì)配置信息加載的方式。是將配置信息直接存放在PROM芯片里，系統(tǒng)上電正常運(yùn)行，F(xiàn)PGA進(jìn)行自動(dòng)加載存儲(chǔ)芯片相應(yīng)配置信息。這里FPGA配置芯片采用XCF128XFTG64C。

2.2 數(shù)字處理模塊軟件設(shè)計(jì)

系統(tǒng)處于工作狀態(tài)后，控制器將發(fā)出LVDS三線遙控工作指令，并由FPGA進(jìn)行接收處理。當(dāng)FPGA工作狀態(tài)機(jī)處于工作狀態(tài)并接收了控制器傳送的指令，就將本振源跳頻控制信號(hào)發(fā)出，等待固定時(shí)延，將本振源切換完成后送入ADC進(jìn)行7路分時(shí)采樣，并將采樣后的數(shù)據(jù)信號(hào)輸入正交下變頻模塊，并得到輸出的七路基帶數(shù)字信號(hào)，最終完成整個(gè)頻帶信號(hào)采樣存儲(chǔ)，最后經(jīng)過不同工作模式進(jìn)行信號(hào)數(shù)字處理。

2.3 數(shù)字正交下變頻

根據(jù)系統(tǒng)設(shè)計(jì)要求，將采用FPGA編碼完成正交數(shù)字下變頻算法設(shè)計(jì)，F(xiàn)PGA處理速度快且可以完整保留信號(hào)的初始值，經(jīng)處理采樣后的中頻信號(hào)進(jìn)行下變頻到基帶信號(hào)。

我們?cè)谠O(shè)計(jì)時(shí)NCO將采用正余弦尋址的方法。處于對(duì)資源利用角度考慮，設(shè)計(jì)過程里，針對(duì)正弦信號(hào)第一象限進(jìn)行存儲(chǔ)，對(duì)于實(shí)現(xiàn)正余弦的查表算法的途徑有很多種，但經(jīng)過對(duì)對(duì)數(shù)字下變頻整體設(shè)計(jì)的方向把握，將選用變換地址與數(shù)據(jù)符號(hào)方法來(lái)完成算法設(shè)計(jì)[5]。

3 ADC采樣陣列測(cè)試及分析

由系統(tǒng)框圖可知，輸入信號(hào)首先經(jīng)過高速采樣陣列進(jìn)入系統(tǒng)進(jìn)行處理。高速ADC采樣陣列采用7路ADC分時(shí)信號(hào)采樣存儲(chǔ)，最終將完成所有信號(hào)采樣處理。在電路的設(shè)計(jì)上要求7路ADC的芯片的參數(shù)一致，來(lái)避免采樣過程中產(chǎn)生的較多的雜散從而導(dǎo)致恢復(fù)信號(hào)時(shí)產(chǎn)生的雜波分量。對(duì)于，模塊的測(cè)試主要是針對(duì)檢測(cè)七路ADC的工作情況，并通過將一設(shè)定信號(hào)輸入七路ADC來(lái)檢測(cè)其參數(shù)是否一致，和采樣時(shí)雜散的指標(biāo)能否達(dá)到系統(tǒng)要求[6]。

本系統(tǒng)設(shè)計(jì)采用模數(shù)轉(zhuǎn)換器ADC9254，輸入的信號(hào)經(jīng)過模數(shù)轉(zhuǎn)換器進(jìn)行采樣后，將傳送到FPGA的輸入端口進(jìn)行下一步處理。將采用開發(fā)工具內(nèi)部自帶的在線邏輯分析儀Chipscope Pro，通過軟件的調(diào)試來(lái)實(shí)現(xiàn)對(duì)FPGA內(nèi)部數(shù)據(jù)信號(hào)處理及接口信號(hào)處理觀察。Chipscope Pro是基于邏輯、總線、數(shù)據(jù)分析及虛擬輸入，虛擬輸出而設(shè)計(jì)一款虛擬分析與調(diào)試的軟件。

對(duì)系統(tǒng)進(jìn)行調(diào)試將對(duì)Chipscope Pro進(jìn)行設(shè)置：（1）采樣深度設(shè)置成2048（2）采樣的時(shí)鐘設(shè)置成150MHz。通過 MATLAB進(jìn)行觀測(cè)信號(hào)的功率譜密度。輸入信號(hào)分別為：1MHz，10MHz，25MHz.

由分析可知，信號(hào)頻譜純度影響雜散的高低，即頻譜純度較高，雜散電平較低，實(shí)驗(yàn)結(jié)果也證明了可以滿足系統(tǒng)指標(biāo)要求。

4 FPGA與控制器通信實(shí)時(shí)測(cè)試

通過示波器輸出結(jié)果可知，F(xiàn)PGA與控制器間通信處于正常狀態(tài)，并且由控制器向FPGA發(fā)出的指令準(zhǔn)確無(wú)誤。

5 總結(jié)

本章完成了對(duì)直接數(shù)字射頻存儲(chǔ)技術(shù)研究系統(tǒng)進(jìn)行設(shè)計(jì)及對(duì)結(jié)果的測(cè)試分析。完成了硬件及軟件模塊的設(shè)計(jì)，并完成了各模塊性能的測(cè)試，測(cè)試結(jié)果可得出本直接射頻存儲(chǔ)系統(tǒng)可處理高達(dá)1.6GHz中頻信號(hào)，可實(shí)現(xiàn)對(duì)輸入信號(hào)的無(wú)失真的采樣存儲(chǔ)。最后將FPGA與控制器間通信進(jìn)行測(cè)試并達(dá)到系統(tǒng)指標(biāo)要求。

參考文獻(xiàn)

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