(1.武漢船舶職業(yè)技術(shù)學(xué)院, 湖北武漢 430050；2.中國電子科技集團公司第五十四研究所，河北石家莊 050081)

一種萬兆以太網(wǎng)交換機時鐘系統(tǒng)的設(shè)計

刁帥1王立瑩2

(1.武漢船舶職業(yè)技術(shù)學(xué)院, 湖北武漢 430050；2.中國電子科技集團公司第五十四研究所，河北石家莊 050081)

本文針對萬兆以太網(wǎng)交換機設(shè)計了一種時鐘系統(tǒng)，介紹了以太網(wǎng)交換機的基本組成，通過AD9517芯片進行時鐘硬件的設(shè)計，以及使用FPGA開展軟件設(shè)計。

萬兆以太網(wǎng)交換機；時鐘系統(tǒng)；AD9517

隨著互聯(lián)網(wǎng)的高速發(fā)展，傳統(tǒng)的以太網(wǎng)交換機在功能和性能已不能滿足要求，而大容量、高性能、高安全等以太網(wǎng)交換機的需求日益增長，以太網(wǎng)交換機朝著高速化方向發(fā)展[1]。作為衡量網(wǎng)絡(luò)性能的重要標(biāo)準(zhǔn)之一，速率是以太網(wǎng)交換機等設(shè)備發(fā)展的重要方向。為滿足用戶快速增長的需求，以太網(wǎng)速率從最初的百兆發(fā)展到千兆，再到萬兆[2]。

目前，交換芯片已經(jīng)完全能夠滿足大容量、高速率的交換，其軟件功能和硬件結(jié)構(gòu)也越來越復(fù)雜，同時，對影響系統(tǒng)穩(wěn)定性的時鐘系統(tǒng)也提出了更高的要求。首先，需要不同的高速電平用以滿足芯片的各種功能。其次，芯片之間輸送的時鐘頻率越來越高，時序要求也越來越高，時鐘沿速率越來越快，噪聲容限變得越來越小[3]。

要保證萬兆以太網(wǎng)交換機的穩(wěn)定運行，就需要提高整個系統(tǒng)的可靠性。因此，對以太網(wǎng)交換機的時鐘系統(tǒng)的研究就非常有必要，本文從萬兆以太網(wǎng)交換機的邏輯組成出發(fā)，討論了萬兆以太網(wǎng)交換機時鐘系統(tǒng)的設(shè)計方法和設(shè)計過程。

1 交換機邏輯組成

萬兆以太網(wǎng)交換機主要由以太網(wǎng)交換模塊、CPU模塊、FPGA、千兆以太網(wǎng)PHY芯片、萬兆以太網(wǎng)PHY芯片及時鐘模塊以等組成，如圖1所示。

圖1 以太網(wǎng)交換機邏輯組成

以太網(wǎng)交換模塊選用Vitesse公司的萬兆以太網(wǎng)交換芯片VSC7460，最多可提供24x1GE+4x10GE端口?；谟布呢S富和完善的OAM機制，可靈活配置的QoS，提供完善的服務(wù)區(qū)分機制。芯片內(nèi)置IEEE 1588v2和同步以太網(wǎng)功能，可以實現(xiàn)精準(zhǔn)的頻率同步及時間同步[4]。千兆以太網(wǎng)PHY選用Vitesse公司的千兆以太網(wǎng)PHY芯片VSC8512，2片VSC8512可以對外提供24路千兆以太網(wǎng)[5]。萬兆以太網(wǎng)PHY選用Vitesse公司的萬兆以太網(wǎng)PHY芯片VSC8488，VSC8488通過連接萬兆以太網(wǎng)光收發(fā)模塊，可以實現(xiàn)2路萬兆以太網(wǎng)光接口[6]。FPGA選用Altera公司的EP3SE50，實現(xiàn)邏輯控制、接口轉(zhuǎn)換、電路板的初始化和維護控制功能等。時鐘模塊選用ANALOG DEVICES公司的時鐘芯片AD9517，可以最多輸出4對LVPECL、4對LVDS或8路CMOS電平時鐘。AD9517支持SPI控制方式，時鐘的配置可以通過不同的分頻除法器，實現(xiàn)1150MHz～2650MHz頻率范圍及其1到32分頻的LVPECL信號輸出，1到1024分頻的800MHz頻率以下的LVDS信號輸出，或?qū)崿F(xiàn)1到1024分頻的250MHz頻率以下的CMOS信號輸出[7]。

2 硬件電路設(shè)計

2.1 時鐘電路設(shè)計

在時鐘電路設(shè)計時，需要綜合考慮各芯片對輸入時鐘的要求，如接入方式、耦合方式、電平邏輯及阻抗等，且在設(shè)計中需實現(xiàn)以上形式組合多變的復(fù)合設(shè)計。通過合理選擇器件、電平匹配電路，實現(xiàn)電路的需求。

以太網(wǎng)交換機中交換芯片VSC7460需要1路156.25MHz LVPECL差分時鐘；2片千兆以太網(wǎng)PHY芯片VSC8512需要2路125MHz CMOS參考時鐘；萬兆以太網(wǎng)PHY芯片VSC8488需要1路156.25MHz CML差分參考時鐘；FPGA需要1路100MHz CMOS時鐘和1路125MHz CMOS時鐘。

我們通過選用1個時鐘芯片AD9517、2個晶振和電平匹配電路組合，可以滿足以太網(wǎng)板的時鐘需求。1路晶振輸出的100MHz CMOS時鐘發(fā)送給FPGA，用作FPGA內(nèi)部Nios II CPU參考時鐘；1路晶振輸出25MHz CMOS時鐘發(fā)送給AD9517，用作AD9517的參考時鐘；其余時鐘通過AD9517和電平匹配電路組合輸出。

AD9517的OUT0和OUT1各輸出1路156.25MHz LVPECL差分時鐘，OUT4、OUT4B、OUT5輸出3路125MHz CMOS時鐘。時鐘電路組成如圖2所示。

圖2 時鐘電路組成

2.2 差分信號電平匹配設(shè)計

2.2.1基本原理

常用的差分信號包括LVDS、PECL、CML等，不同的差分信號具有不同的直流偏置電壓和信號擺幅。典型的差分信號互連由發(fā)送器、接收器以及外圍的匹配電路組成，匹配電路又可以分為交流耦合(AC Coupling)匹配和直流耦合(DC Coupling)匹配。直流耦合就是直通，交流直流一起通過，并不去掉交流分量。交流耦合就是通過隔直電容耦合，去掉了直流分量[8]。

以太網(wǎng)交換機中涉及的差分時鐘信號匹配包括AD9517與交換芯片之間的LVPECL與LVPECL的匹配，AD9517與萬兆PHY芯片之間的LVPECL與CML的匹配。

2.2.2LVPECL到LVPECL

AD9517輸出1路156.25MHz LVPECL差分時鐘，交換芯片對應(yīng)的時鐘接口同樣為LVPECL差分電平。兩者之間的匹配采用直流耦合匹配，具體匹配電路如圖3所示。

圖3 LVPECL到LVPECL匹配電路

2.2.3LVPECL到CML

AD9517輸出1路156.25MHz LVPECL差分時鐘，萬兆以太網(wǎng)PHY芯片VSC8488對應(yīng)的時鐘接口為CML差分電平。兩者之間的匹配采用交流耦合匹配，具體匹配電路如圖4所示。

圖4 LVPECL到CML匹配電路

3 軟件設(shè)計

3.1 FPGA設(shè)計

AD9517支持SPI接口實時配置功能，可以

使用SPI接口對芯片內(nèi)部的寄存器進行讀寫訪問，SPI接口由SDIO、SDO、SCLK、CS信號組成，接口支持單字節(jié)、多字節(jié)方式，并支持MSB和LSB格式，可以通過FPGA進行SPI時序邏輯控制實現(xiàn)。

FPGA設(shè)計通過Quartus II 9．1工具軟件完成。首先根據(jù)系統(tǒng)功能確定片上系統(tǒng)組件：Nios II軟核處理器、片內(nèi)定時器、片內(nèi)存儲器RAM、SPI接口、異步串口UART、SDRAM接口、Avalon三態(tài)橋以及CPU接口。在SOPC Builder中添加SPI控制器、SDRAM控制器、UART控制器、定時器等。SOPC模塊數(shù)字邏輯電路設(shè)計框圖如圖5所示。

3.2 Nios II CPU設(shè)計

Nios II CPU是采用流水線技術(shù)和哈佛結(jié)構(gòu)的通用精簡指令集計算機(RISC)處理器。其功能單元包括寄存器文件、算術(shù)邏輯單元、用戶邏輯接口、異常控制器、中斷控制器、指令Cache、數(shù)據(jù)Cache、指令和數(shù)據(jù)的緊耦合存儲器及調(diào)試模塊[9]；CPU時鐘使用外部100MHz時鐘輸入；SDRAM接口用于連接外部SDRAM，用于運行時程序和數(shù)據(jù)的存儲；SPI接口用于連接AD9517 SPI接口，實現(xiàn)串行數(shù)據(jù)的收發(fā)；UART接口為SOPC的調(diào)試串口，用于SOPC模塊的維護控制。

圖5 SOPC模塊邏輯電路

軟件設(shè)計采用Nios II 9.1工具軟件基于MicroC/OS-II多任務(wù)實時操作系統(tǒng)實現(xiàn)，編程采用C語言。CPU軟件主要包括SPI接口讀寫寄存器、SPI接口模式配置、VCO校準(zhǔn)和參數(shù)配置等函數(shù)。軟件配置AD9517的流程如圖6所示。

圖6 CPU軟件流程圖

通過Nios II CPU的AD9517初始化程序，實現(xiàn)AD9517的初始化配置，控制整個交換機內(nèi)各主要芯片需要的時鐘輸出。

4 結(jié) 語

本文從萬兆以太網(wǎng)交換機的邏輯組成出發(fā)，研究了以太網(wǎng)交換機的時鐘系統(tǒng)的實現(xiàn)原理，分析了軟硬件設(shè)計的實現(xiàn)過程，提出了時鐘芯片軟件配置方案，并最終給出了一種適用于以太網(wǎng)交換機的多種速率、多種電平的時鐘系統(tǒng)。通過FPGA實現(xiàn)時鐘芯片的配置，處理速度快、方便靈活、可擴展性好。該設(shè)計滿足了萬兆以太網(wǎng)交換機的設(shè)計需求，有著很好的應(yīng)用效果。

1 Rich Seifert,Jim Edwards.The A11-New Switch Book:The Complete Guide to LAN Switching Technology Second Edition.Wiley Publishing,Inc,2008.

2 吳志美，張煥強，王軍.社區(qū)網(wǎng)絡(luò)與寬帶接入[J].軟件學(xué)報，2003(增刊):23-28.

3 俞一超，吳憲順，莊晴光．基于AD9517-1的高速時鐘系統(tǒng)穩(wěn)定性設(shè)計與信號完整性分析[J]．天津理工大學(xué)學(xué)報，2015，31(5):16-20．

4 Vitesse Semiconductor Corporation,VSC7460 Datasheet.Revision 2.0[R].Vitesse Semiconductor Corporation,2010.

5 Vitesse Semiconductor Corporation,VSC8512 Datasheet.Revision 4.0[R].Vitesse Semiconductor Corporation,2011.

6 Vitesse Semiconductor Corporation,VSC8488 Datasheet.Revision 4.2[R].Vitesse Semiconductor Corporation,2013.

7 ANALOG DEVICES ComPany,AD9517-1ABCPZdatasheet.Rev.D[R].ALTERA ComPany,2012.

8 潘登，韓琳.關(guān)于高速差分信號匹配的研究[J].電子設(shè)計應(yīng)用.2009(8):41-42,51.

9 ALTERA ComPany,Nios II process Reference handbook.Ver13.1.0[R].ALTERA ComPany,2014.

OnDesigningofaClockSystemforthe10GigabitEthernetswitch

DIAOShuai1,WANGLi-ying2

(1. Wuhan Institute of Shipbuilding Technology, Wuhan 430050, China; 2. China Electronics Technology Group Corporation, Shijiazhuang 050081, China)

This paper illustrates the design of a Clock System for the 10G Ethernet switches. It gives a brief introduction to the basic components of Ethernet switches in principle, and analyzes how to design the clock hardware by using AD9517 chip, as well as how to carry out the software design with FPGA.

10G Ethernet switches; Clock System; AD9517

TP39

A

1671-8100(2017)04-0048-04

2017-06-12

刁 帥，男，主要從事計算機應(yīng)用方面的教學(xué)和科研工作。

(責(zé)任編輯：譚銀元)