基于FPGA的擴(kuò)頻信號(hào)跟蹤解調(diào)電路設(shè)計(jì)與實(shí)現(xiàn)

李新亮

摘要：擴(kuò)頻信號(hào)的跟蹤解調(diào)既涉及到高速復(fù)雜數(shù)字邏輯的設(shè)計(jì)，又包括環(huán)路跟蹤算法的設(shè)計(jì)。傳統(tǒng)的設(shè)計(jì)中，一般采用FPGA+DSP的設(shè)計(jì)方式分別實(shí)現(xiàn)以上內(nèi)容，與傳統(tǒng)算法不同的是，基于FPGA的擴(kuò)頻信號(hào)跟蹤解調(diào)電路采用片上可編程系統(tǒng)（SOPC）的設(shè)計(jì)思想，在FPGA中構(gòu)建了處理器模塊，從而使擴(kuò)頻信號(hào)的跟蹤解調(diào)可以在一片F(xiàn)PGA中設(shè)計(jì)實(shí)現(xiàn)。

關(guān)鍵詞：擴(kuò)頻通信；跟蹤解調(diào)電路；FPGA；片上可編程系統(tǒng)

中圖分類號(hào)：TN914.4 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2018）02-0167-02

1 跟蹤解調(diào)電路的數(shù)學(xué)模型

本設(shè)計(jì)采用延遲鎖定環(huán)（DLL）和科斯塔斯環(huán)（Costas）分別作為跟蹤解調(diào)電路中偽碼跟蹤環(huán)路和載波跟蹤環(huán)路的數(shù)學(xué)模型。

擴(kuò)頻信號(hào)的同步具體包括：捕獲和跟蹤。捕獲是完成對(duì)信號(hào)的粗同步，使偽碼相位對(duì)齊到半個(gè)碼片之內(nèi)，載波多普勒頻移落在一個(gè)多普勒頻移單元之內(nèi)。跟蹤環(huán)路又分偽碼跟蹤環(huán)和載波跟蹤環(huán)。偽碼跟蹤環(huán)可跟蹤由于載體與發(fā)射機(jī)相對(duì)運(yùn)動(dòng)引發(fā)的偽碼相位偏移，載波跟蹤環(huán)則對(duì)載波相位和載波多普勒頻移實(shí)現(xiàn)跟蹤。原理框圖如圖1所示。

具體設(shè)計(jì)實(shí)現(xiàn)過程中，首先將輸入信號(hào)與本地載波相乘實(shí)現(xiàn)載波分離，然后分別與超前、滯后和對(duì)準(zhǔn)支路的偽碼相乘進(jìn)行解擴(kuò)，并通過積分累加器來提高信噪比，同時(shí)濾除高頻分量。其中偽碼跟蹤環(huán)采用超前和滯后能量差檢測(cè)器（DLL），載波跟蹤環(huán)采用四相反正切鑒相器 （PLL），得到的偽碼和載波相位誤差通過環(huán)路濾波器實(shí)時(shí)反饋到偽碼和載波DCO，用以調(diào)整偽碼和載波DCO的頻率最終來達(dá)到減小誤差的目的。

2 跟蹤解調(diào)電路設(shè)計(jì)

2.1 信號(hào)相關(guān)處理電路設(shè)計(jì)

信號(hào)相關(guān)處理電路主要負(fù)責(zé)建立載波DCO、偽碼DCO、乘法器和碼相關(guān)及積分清洗電路，用來完成對(duì)高頻信號(hào)的過濾，并產(chǎn)生處理器所需要的數(shù)據(jù)。

2.2 Nios II軟核處理器設(shè)計(jì)

Nios II軟核處理器的作用是配合相關(guān)處理單元實(shí)現(xiàn)環(huán)路跟蹤算法，其通過Quartus II軟件中集成的軟核設(shè)計(jì)軟件SOPC Builder設(shè)計(jì)實(shí)現(xiàn)，主要包括CPU、片上存儲(chǔ)器、串行調(diào)試接口JTAG UART、地址線address、雙向數(shù)據(jù)線data、讀寫控制線r_w、中斷輸出線interupt。設(shè)計(jì)完成后可作為自定義元件，在Quartus II中調(diào)用。

2.3 處理器外圍接口設(shè)計(jì)

外圍接口電路是連接處理器與外圍邏輯單元的橋梁，在該設(shè)計(jì)中其主要負(fù)責(zé)在控制信號(hào)的作用下完成外圍邏輯電路與Nios II處理器間的數(shù)據(jù)交互，以實(shí)現(xiàn)擴(kuò)頻信號(hào)跟蹤解調(diào)電路的完整功能。

3 環(huán)路跟蹤算法軟件設(shè)計(jì)

3.1 算法的總體流程

擴(kuò)頻信號(hào)跟蹤解調(diào)電路中，環(huán)路跟蹤算法主要是接收并處理相關(guān)器的累加值，以完成鑒頻、鑒相和濾波、載波和碼DCO控制量的調(diào)節(jié)等功能。

3.2 偽碼跟蹤環(huán)路算法設(shè)計(jì)

偽碼跟蹤算法采用二階超前—滯后非相干跟蹤環(huán)，在偽碼跟蹤過程中，跟蹤算法間歇性讀取積分清洗電路的輸出值，將其用于偽碼相位的比較，并將比較結(jié)果作用于環(huán)路濾波器以產(chǎn)生碼DCO的相位控制字。

偽碼相位比較時(shí)首先判斷超前滯后對(duì)準(zhǔn)支路的相關(guān)值，并將其與失鎖門限進(jìn)行比較，即：

當(dāng)成立時(shí)，碼跟蹤進(jìn)行歸一化鑒相：

這樣，在信號(hào)處理的過程中，就可以避免不同強(qiáng)度信號(hào)的變化引起的干擾，當(dāng)歸一化處理結(jié)束后，程序轉(zhuǎn)入環(huán)路濾波算法，環(huán)路濾波對(duì)噪聲和高頻分量起抑制作用，并控制著碼環(huán)路的相位校正速度。當(dāng)不成立時(shí)，偽碼失鎖，置失鎖標(biāo)志，程序返回。

3.3 載波跟蹤算法設(shè)計(jì)

偽碼跟蹤穩(wěn)定后，環(huán)路轉(zhuǎn)入載波跟蹤階段，依次進(jìn)行頻率跟蹤和相位跟蹤。進(jìn)入載波跟蹤程序后，算法實(shí)時(shí)計(jì)算平均頻率誤差以判斷頻率是否穩(wěn)定跟蹤，待頻率跟蹤穩(wěn)定后則置頻率穩(wěn)定標(biāo)志，程序進(jìn)入相位跟蹤。進(jìn)入相位跟蹤后程序流程和頻率跟蹤流程類似。通過實(shí)時(shí)判斷相位誤差來檢測(cè)是否達(dá)到穩(wěn)定跟蹤，進(jìn)而決定相位跟蹤穩(wěn)定標(biāo)志的置與否。

4 結(jié)語

本文在FPGA中設(shè)計(jì)實(shí)現(xiàn)了偽碼和載波跟蹤解調(diào)電路，并得出正確的仿真結(jié)果；在FPGA中構(gòu)建自定義的Nios II軟核處理器，以作為實(shí)現(xiàn)環(huán)路跟蹤算法的平臺(tái)；通過構(gòu)建Nios II軟核處理器，并在其中設(shè)計(jì)高級(jí)算法，可以提高系統(tǒng)的集成度，增加系統(tǒng)的易維護(hù)性和可升級(jí)能力。

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