張敏

摘 要：文章主要針對(duì)高速并行總線接口信號(hào)問題進(jìn)行研究，首先提出高速并行總線互連設(shè)計(jì)以及信號(hào)完整性相關(guān)概念在此基礎(chǔ)上提出引起信號(hào)不完整的發(fā)射、串?dāng)_、同步開關(guān)噪聲以及碼間干擾，針對(duì)這些問題提出優(yōu)化策略。

關(guān)鍵詞：高度并行總線；接口信號(hào)；完整性；優(yōu)化

1 高速并行總線接口信號(hào)完整性概述

1.1高速并行總線互連設(shè)計(jì)技術(shù)

當(dāng)今信息技術(shù)的發(fā)展，促進(jìn)了電氣性能的提高與高速發(fā)展，電氣封裝和互連對(duì)于信號(hào)而言存在“盒子效應(yīng)”，不再暢通和透明。在這樣的背景下人們需要采取新的設(shè)計(jì)方法來保證電氣設(shè)計(jì)以及電氣性能的實(shí)現(xiàn)。在高速并行總線互連設(shè)計(jì)中也需要考慮這一因素，保證設(shè)計(jì)的科學(xué)性、合理性。

首先，在進(jìn)行高速并行總線設(shè)計(jì)中應(yīng)該結(jié)合工程建設(shè)中積累獲得的經(jīng)驗(yàn)，按照這一設(shè)計(jì)法則進(jìn)行高速并行總線設(shè)計(jì)。其次，在進(jìn)行高速并行總線互連設(shè)計(jì)中必須加以量化，對(duì)于其性能進(jìn)行相應(yīng)預(yù)測(cè)和評(píng)估。

在高速并行總線互連設(shè)計(jì)中綜合利用經(jīng)驗(yàn)法則、解析近似以及數(shù)值仿真、實(shí)際測(cè)量4種技術(shù)[1]。高速并行總線領(lǐng)域總體技術(shù)布局如圖l所示。

1.2信號(hào)完整性概述

信號(hào)完整性主要在信號(hào)質(zhì)量上體現(xiàn)，正確的信號(hào)時(shí)序以及信號(hào)電路電壓能夠保證信號(hào)響應(yīng)。當(dāng)信號(hào)準(zhǔn)確時(shí)序、信號(hào)電壓幅值能夠準(zhǔn)確地傳輸?shù)絀C芯片接收器時(shí)，電路就會(huì)表現(xiàn)出很好的信號(hào)完整性。不能正常將這些信號(hào)指標(biāo)傳輸?shù)浇邮掌骰蛘邆鬏斮|(zhì)量不佳的情況，均屬于信號(hào)完整性較差。出現(xiàn)信號(hào)完整性問題不僅僅是由單一因素引起的，一般是眾多因素共同作用的結(jié)果。導(dǎo)致信號(hào)完整性問題的產(chǎn)生因素包括：元器件布局不合理、芯片開關(guān)速度過快、高速信號(hào)布線存在問題等，在這些單一因素或綜合因素的作用下，系統(tǒng)數(shù)據(jù)傳輸不正確，導(dǎo)致整個(gè)電路出現(xiàn)問題甚至不能工作。

信號(hào)完整性的本質(zhì)在于保證信源信號(hào)能夠被接受方正確識(shí)別，即使信號(hào)傳輸過程中信道比較復(fù)雜。當(dāng)前電磁環(huán)境越來越復(fù)雜，傳輸線效應(yīng)顯著，信號(hào)在傳輸中由于復(fù)雜的電磁環(huán)境會(huì)受到衰減，串?dāng)_等因素而出現(xiàn)振鈴、過沖等問題，導(dǎo)致接收端信號(hào)不能完整接收識(shí)別，雙方通信難以正常進(jìn)行。

對(duì)于高速并行總線接口信號(hào)完整性而言，就是要通過合理手段來規(guī)避信號(hào)傳輸過程中存在的問題從而正確地傳送到接收端，保證信號(hào)參量容限的合理性[2]。

2 反射噪聲分析與端接技術(shù)

2.1反射噪聲原因

信號(hào)在傳輸線中進(jìn)行傳輸中，信號(hào)幅度主要受到阻抗的影響，阻抗還會(huì)受到緩沖器電壓、源電阻和傳輸線的影響。如圖2所示，傳輸線終端會(huì)接一個(gè)和傳輸線特征阻抗精確匹配的阻抗。端接到地的信號(hào)幅度為V，在傳輸線上進(jìn)行傳輸?shù)倪^程中電壓能夠保持V值，這種情況下V值叫作直流穩(wěn)態(tài)值。當(dāng)傳輸線終端所接的阻抗和傳輸線上的特征阻抗不匹配的時(shí)候，信號(hào)中會(huì)存在端接到地的部分，剩余的其他信號(hào)部分能夠反射回傳輸線，反射方向沿著朝信號(hào)源的方向。反射的衡量指標(biāo)是反射系數(shù)，給定接點(diǎn)出反射電壓和入射電壓的比值。在電路以及信號(hào)傳輸過程中，反射問題顯著。

2.2消除反射的匹配方案

對(duì)于數(shù)字系統(tǒng)而言，其性能會(huì)受到傳輸線發(fā)射的嚴(yán)重負(fù)面影響，一般可以通過合理的方法規(guī)避或減弱反射導(dǎo)致的不良影響。

（1）降低系統(tǒng)頻率。通過對(duì)系統(tǒng)的頻率進(jìn)行降低，能夠保證信號(hào)在傳輸?shù)絺鬏斁€之前達(dá)到穩(wěn)態(tài)。這種消除反射的方法必須以降低系統(tǒng)工作頻率、犧牲系統(tǒng)運(yùn)行速度為前提，在高性能要求的系統(tǒng)中不適用。

（2）通過印制電路板（Printed Circuit Board，PCB）走線的縮短，實(shí)現(xiàn)發(fā)射穩(wěn)態(tài)所需時(shí)間的減少。這一消除反射的方法的設(shè)計(jì)中必須增加PCB板層數(shù)，這樣導(dǎo)致工程建設(shè)的成本增加，在實(shí)際的生活生產(chǎn)中不常用，而且在理論上也存在局限性。

（3）針對(duì)傳輸線兩端的阻抗而言，可以在分別端另外添加一個(gè)阻抗，添加的阻抗和傳輸線特征阻抗相同，通過阻抗的添加來消除發(fā)射[3]。

3 串?dāng)_噪聲及其優(yōu)化

3.1串?dāng)_噪聲

串?dāng)_主要是針對(duì)信號(hào)傳輸過程中電磁耦合而言，一般容性、耦合感性、耦合與輻射、耦合均會(huì)引起傳輸線中產(chǎn)生不期望電壓噪聲干擾，電流和電壓是串?dāng)_形成的直接原因。

串?dāng)_會(huì)對(duì)線路信號(hào)傳輸造成危害：（l）串?dāng)_會(huì)對(duì)傳輸過程中有效特征阻抗和傳播速度產(chǎn)生直接的影響，從而影響系統(tǒng)的時(shí)序，進(jìn)而對(duì)信號(hào)完整性產(chǎn)生不良影響，對(duì)于高速并行總線中的傳輸線性能而言也有所改變。（2）對(duì)于其他傳輸線而言，也會(huì)因?yàn)榇當(dāng)_引起感應(yīng)噪聲，最終影響信號(hào)完整性，主要是對(duì)噪聲容限的影響。串?dāng)_干擾源與被干擾對(duì)象分析如圖3所示。

3.2串?dāng)_優(yōu)化設(shè)計(jì)

在高速并行走線互連設(shè)計(jì)中必須考慮串?dāng)_噪聲影響，一般可以通過以下手段進(jìn)行優(yōu)化設(shè)計(jì)，盡可能減小串?dāng)_。

（l）首先在電路元器件的選型方面，盡可能選擇邊沿速率較慢的元器件，從而最大限度地減少串?dāng)_的影晌。（2）可以通過增大線間距來減小平行走線長(zhǎng)度來降低串?dāng)_干擾。（3）在進(jìn)行目標(biāo)阻抗的設(shè)計(jì)過程中，應(yīng)該減小介質(zhì)層的厚度，這樣能夠讓導(dǎo)體靠近地平面，更好、更緊密地和地平面耦合，最大限度地減小對(duì)臨近信號(hào)線的串?dāng)_。（4）采取正確的端接，可以很好地減小反射甚至能夠消除反射，這樣能夠減小串?dāng)_[4]。

4 同步開關(guān)噪聲及其優(yōu)化

4.1同步開關(guān)噪聲形成及其危害

同步開關(guān)噪聲（ Simultaneous Switching Noise，SSN）主要是由于多個(gè)輸出緩沖器發(fā)生轉(zhuǎn)換的過程中會(huì)產(chǎn)生電流以及電壓的突然變化，正是由于這個(gè)變化最終導(dǎo)致線路噪聲。當(dāng)電流發(fā)生快速變化的時(shí)候，電源和地引腳上的電壓會(huì)發(fā)生較大變化，最終引起電源完整性的變化，對(duì)電源完整性也會(huì)發(fā)生變化。

4.2同步開關(guān)噪聲優(yōu)化設(shè)計(jì)

同步開關(guān)噪聲是高速并行總線運(yùn)行中必不可少的串?dāng)_影響因素，因此必須進(jìn)行優(yōu)化設(shè)計(jì)：（l）采取差分輸出驅(qū)動(dòng)器來作為接收器進(jìn)行信號(hào)處理，尤其是對(duì)于選通信號(hào)以及時(shí)鐘信號(hào)等至關(guān)重要的信號(hào)而言。（2）對(duì)于電容選擇而言，可以選用旁路電容等去耦電容來減小同步開關(guān)噪聲影響。（3）減慢電路中邊沿變化率。（4）在電路設(shè)計(jì)中可以選用比較寬的電源線，對(duì)于焊絲盡可能比鉸短，這樣能夠最大限度地減小通路中的電感。

5 碼間干擾及其消除

5.1碼間干擾概述

在信號(hào)進(jìn)行傳輸?shù)倪^程中，復(fù)雜的電磁環(huán)境以及信號(hào)環(huán)境必然導(dǎo)致反射、串?dāng)_以及其他相關(guān)的噪聲影響。這些影響會(huì)以信號(hào)的形式顯示在傳輸線上，對(duì)于時(shí)序容限以及信號(hào)完整性容限造成直接的影響，這些影響統(tǒng)稱為碼間干擾。

5.2消除碼間干擾設(shè)計(jì)

消除碼間干擾可以從以下幾個(gè)方面入手：（l）針對(duì)阻抗不連續(xù)問題，進(jìn)行消除，可以通過源自封裝以及插槽等方式增加走線分支長(zhǎng)度，而且可以使得寄生效應(yīng)最小化，最終在高速并行總線上反射也會(huì)最小。（2）對(duì)于互連通路而言，要使其盡可能短。（3）在電路設(shè)計(jì)以及規(guī)劃中，應(yīng)該盡可能地規(guī)避彎曲走線，避免耦合。（4）在選擇線長(zhǎng)的過程中要合理、科學(xué)，在保證信號(hào)正常傳輸?shù)那疤嵯?，保證信號(hào)完整性網(wǎng)。

6結(jié)語

在高速并行總線發(fā)展的過程中，時(shí)鐘頻率也越來越高，這樣導(dǎo)致互連鏈路中的各個(gè)參數(shù)對(duì)于線路的信號(hào)完整性產(chǎn)生直接影響，對(duì)于高速并行總線接口以及相關(guān)設(shè)計(jì)造成極大阻礙。在這樣的背景下，必須要采用新的設(shè)計(jì)方法以及新的設(shè)計(jì)理念，對(duì)于影響信號(hào)完整性的反射、碼間干擾、串?dāng)_以及同步開關(guān)噪聲等因素進(jìn)行優(yōu)化設(shè)計(jì)，保證信號(hào)完整性。

[參考文獻(xiàn)]

[1]緱祈科，王妮兒，任崇玉.PCB參數(shù)對(duì)USB3.0信號(hào)完整性的影響[J]蘭州理工大學(xué)學(xué)報(bào)，2017 （6）：1-5

[2]孔繁，盛衛(wèi)星，馬曉峰，等.高速背板互連的信號(hào)完整性仿真方法[J]系統(tǒng)工程與電子技術(shù)，2014 （10）：2082-2088

[3]高曉宇，楊龍劍.高速串行通道的信號(hào)完整性問題分析[J]通信技術(shù)，2013 （6）：44-47

[4]張超，余綜.基于DDR3系統(tǒng)互聯(lián)的信號(hào)完整性設(shè)計(jì)[J]計(jì)算機(jī)工程與設(shè)計(jì)，2013 （2）：616-622

[5]周路，賈寶富.信號(hào)上升或下降時(shí)間對(duì)高速電路信號(hào)完整性影響的研究[J]現(xiàn)代電子技術(shù)，2011（6）：69-73，77