基于ADF4001的鎖相頻率合成電路設(shè)計(jì)

摘 要：本文以鎖相環(huán)芯片ADF4001BRU為核心，利用CPLD芯片XCR3064XLVQ44控制ADF4001BRU輸出，與環(huán)路濾波器和壓控振蕩器共同構(gòu)成鎖相頻合電路，設(shè)計(jì)實(shí)現(xiàn)了一32.768MHz的正弦波輸出。

關(guān)鍵詞：ADF4001BRU；鎖相環(huán)；CPLD

中圖分類(lèi)號(hào)：TN74 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2096-4706（2018）04-0055-02

Abstract：In this paper，the PLL chipADF4001BRU as a core，CPLD chip XCR3064XLVQ44 control ADF4001BRU output，jointly phase-locked loop filter and voltage controlled oscillator constitute frequency synthesizer circuit，implementing a 32.768MHz sine wave output.

Keywords：ADF4001BRU；phase-locked loop；CPLD

0 引 言

在無(wú)線通信系統(tǒng)接收端，通常要求接收到的射頻信號(hào)經(jīng)下變頻后輸出的音頻信號(hào)頻率穩(wěn)定度達(dá)到10-7以上，這就要求與射頻信號(hào)進(jìn)行混頻的信號(hào)精度高、穩(wěn)定性好。當(dāng)前通常使用鎖相環(huán)（PLL）芯片構(gòu)成頻率合成電路來(lái)實(shí)現(xiàn)。本文介紹了以ANALOG DEVICES公司的鎖相環(huán)芯片ADF4001BRU為核心器件，利用CPLD進(jìn)行信號(hào)控制構(gòu)成的頻率合成電路，輸出一個(gè)單頻點(diǎn)、穩(wěn)定度和精度良好的信號(hào)。

1 總體設(shè)計(jì)方案

設(shè)計(jì)目標(biāo)為實(shí)現(xiàn)一個(gè)32.768MHz的單頻點(diǎn)信號(hào)，頻率穩(wěn)定度為10-8級(jí)別，幅度大于等于7dBm，偏離中心信號(hào)500kHz范圍內(nèi)雜散信號(hào)抑制在60dB以上，在頻偏100KHz處測(cè)得相噪≤-115dBc/Hz。

電路設(shè)計(jì)簡(jiǎn)圖如圖1所示，鎖相環(huán)電路主要由10MHz高精度恒溫晶體振蕩器、鎖相環(huán)芯片ADF4001BRU、環(huán)路濾波電路、32.768MHz壓控振蕩器（VCXO）、緩沖放大電路等組成。

為實(shí)現(xiàn)頻率穩(wěn)定度為10-8級(jí)別的信號(hào)，本設(shè)計(jì)的基準(zhǔn)頻率采用頻率穩(wěn)定度為10-8的10MHz恒溫晶體振蕩器輸出的信號(hào)。

2 關(guān)鍵電路設(shè)計(jì)

2.1 鎖相環(huán)設(shè)計(jì)

ADF4001BRU是ANALOG DEVICES公司生產(chǎn)的一款單片集成的射頻PLL芯片，可用來(lái)作為要求極低噪聲、穩(wěn)定基準(zhǔn)信號(hào)的PLL的時(shí)鐘源，它由低噪聲數(shù)字鑒頻鑒相器（PFD）、精密電荷泵、可編程參考分頻器和可編程13位N分頻器組成。

如圖1所示，VCXO輸出頻率32.768MHz給ADF40 01BRU，經(jīng)過(guò)分頻（÷2048）得到一個(gè)頻率fv，基準(zhǔn)頻率10MHz信號(hào)輸出給ADF4001BRU后經(jīng)過(guò)分頻（÷625）得到一個(gè)基準(zhǔn)頻率fr，fv在鑒相器與基準(zhǔn)頻率fr進(jìn)行比較。當(dāng)fv=fr時(shí)，鑒相器輸出一個(gè)很窄的脈沖，經(jīng)由環(huán)路濾波器平滑后送到VCXO，保持頻率不變；當(dāng)fvfr時(shí)，鑒相器輸出一個(gè)負(fù)脈沖，使VCXO壓控端電壓下降，降低輸出頻率。在環(huán)路鎖定時(shí)，VCXO的輸出頻率鎖定。

ADF4001BRU分頻公式為：FVCO=N/R*FREFIN

式中，F(xiàn)VCO為鎖相環(huán)輸出頻率，F(xiàn)REFIN為基準(zhǔn)頻率，R為14位可編程參考分頻器的分頻比，分頻比為1～16383；N為13位程序分頻器的分頻比，分頻比為1～8191。

在本設(shè)計(jì)中，基準(zhǔn)頻率為10MHz，要求鎖定輸出信號(hào)為32.768MHz，設(shè)定R=625，N=2048。

2.2 環(huán)路濾波電路設(shè)計(jì)

在鎖相環(huán)電路設(shè)計(jì)中，環(huán)路濾波器的參數(shù)選擇至關(guān)重要，環(huán)路濾波電路可以濾除由鎖相環(huán)芯片輸出的誤差電壓中的高頻分量和噪聲。本設(shè)計(jì)采用AD公司的ADSIM軟件進(jìn)行參數(shù)設(shè)置和仿真，并在實(shí)際電路調(diào)試中不斷微調(diào)器件參數(shù)，參數(shù)設(shè)計(jì)不當(dāng)時(shí)頻譜會(huì)翹起，本設(shè)計(jì)由電阻、電容組成，參數(shù)設(shè)置如圖2所示。

2.3 CPLD端口定義

電路CPLD芯片XCR3064XLVQ44的端口管腳中，TCK、TDI、TDO、TMS定義為程序加載端口。P2、P3、P4管腳分別對(duì)應(yīng)于ADF4001BRU的LE（使能腳，低電平有效）、DATA（數(shù)據(jù)腳）、Clock（時(shí)鐘輸入腳，上升沿有效）。CPLD向DATA輸出24位頻率控制字，低兩位為地址位，00代表設(shè)置R分頻器，01則是設(shè)置N分頻器；高19位是數(shù)據(jù)位，在Clock信號(hào)沿下逐位輸給鎖相環(huán)芯片。

3 電路設(shè)計(jì)輸出

利用Candence軟件繪制電路圖，電路經(jīng)DRC檢查后，生成網(wǎng)表，導(dǎo)入PCB編輯器中?？紤]到信號(hào)干擾問(wèn)題，本設(shè)計(jì)采用四層板，分別是TOP層、GND層、VCC層和BOTTOM層。

印制板加工并裝配器件。初調(diào)時(shí)，先用萬(wàn)用表檢查是否有器件焊接短路，其次檢查電壓是否正常。

利用頻譜分析儀測(cè)量調(diào)試后的單板，看是否輸出32.768MHz的信號(hào)。為了更好地觀察信號(hào)的雜散現(xiàn)象，設(shè)置頻譜分析儀的中心頻率為32.768MHz，SPAN為1MHz，輸出頻譜如圖3所示，信號(hào)幅度為10.96dBm，偏離中心信號(hào)500kHz范圍內(nèi)雜散信號(hào)均被抑制在70dB左右，滿足使用要求。

進(jìn)行相位噪聲測(cè)試，儀表選用底噪較好的噪聲儀安捷倫E4443A，將單板和儀表良好接地后，設(shè)置噪聲儀SPAN=200KHz，在頻偏100KHz處測(cè)得相位噪聲≤-115dBc/Hz，滿足目標(biāo)。

4 結(jié) 論

本文講述了以鎖相環(huán)芯片ADF4001BRU為核心的電路設(shè)計(jì)，實(shí)現(xiàn)了單頻點(diǎn)32.768MHz的信號(hào)輸出，信號(hào)幅度、穩(wěn)定度、相位噪聲符合需求。該電路結(jié)構(gòu)簡(jiǎn)單，功耗少，體積小，便于調(diào)試，在無(wú)線通信系統(tǒng)中得到廣泛應(yīng)用。

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作者簡(jiǎn)介：董小麗（1985-），女，漢族，河南濮陽(yáng)人，通信工程師，射頻電路設(shè)計(jì)師，哈爾濱理工大學(xué)碩士研究生。研究方向：射頻電路設(shè)計(jì)。