林彬 王洪林

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一種細步進頻率源的設計

林彬 王洪林

中國船舶重工集團公司723所，江蘇 揚州 225001

介紹了一種采用直接式數(shù)字頻率合成技術和鎖相源技術相結合產生超低頻率細步進頻率源的設計。該模塊工作頻段為10?kHz～1?GHz，步進10?kHz；功率8±3?dBm；內置LAN接口，可以通過標準SCPI指令進行控制。

直接式數(shù)字頻率合成；鎖相環(huán)；超低頻率；SCPI指令

現(xiàn)在，微波信號源在雷達與電子對抗系統(tǒng)和電磁兼容系統(tǒng)中的應用日趨廣泛，數(shù)量日趨增多。然而，現(xiàn)在常用的微波信號源體積龐大、功耗大、價格高。本模塊采用成熟的鎖相環(huán)（PLL）技術、直接數(shù)字頻率合成（DDS）技術、嵌入式控制技術和LAN通信技術相結合的方式成功地克服了上述缺點，具有體積小、功耗低、操控方便、價格低廉的特點。

1 設計指標要求

（1）輸出頻率：范圍10?kHz～1?GHz，步進10?kHz；（2）輸出功率：范圍8±3?dBm；（3）相噪：＜﹣100dBc/Hz@1?kHz；（4）雜散：＜﹣70?dBc；（5）置頻時間：＜1?ms；（6）結構尺寸：110×95×18?mm。

2 方案設計

根據(jù)設計指標要求，模塊做如下設計（見圖1）。

該模塊主要由嵌入式控制器（MCU）、PLL電路、DDS電路、數(shù)控衰減器、開關濾波與放大電路、電源管理模塊和LAN口通信電路等7個部分構成。

（1）MCU是模塊的控制中心，我們采用了ST公司的ARM32處理器STM32F107VCT6。主要負責解析LAN口收到的控制指令并根據(jù)指令要求設置PLL和DDS的寄存器，控制PLL和DDS輸出正確的頻點，輸出正確的數(shù)控衰減碼，選通正確的濾波與放大通道，控制模塊輸出正確的射頻信號。

圖1 方案設計框圖

（2）PLL電路為DDS提供參考時鐘，決定了最終輸出信號的相噪水平。我們采用如下方案（見圖2）。

圖2 鎖相頻率合成器

主要器件型號如下：

恒溫晶振：黑土PFOC10-0106；

鑒相器：ADI HMC704LP4E；

VCO：Z-Com V810ME08-LF。

鎖相頻率源產生2.75～3.5?GHz的信號，放大至﹣0±2?dBm為DDS電路提供參考時鐘。

（3）DDS電路由相位累加器、正弦ROM查找表、數(shù)模轉換DAC、低通濾波器構成。其原理框圖見圖3。

圖3 DDS工作原理

該部分電路我們采用ADI公司的AD9914，該芯片具有參考頻率高、相位噪聲低等特點。其差分輸出用巴倫轉換成單端信號，分10?kHz～50?MHz和50～1?000?MHz兩路分別匹配放大至8±3?dBm。

（4）電源管理模塊設計：穩(wěn)壓芯片采用低噪聲穩(wěn)壓模塊LT3060ITS8和LM1117IMPX-3.3及LT1764EQ，電源的輸入和輸出端都用磁珠和鉭電容濾波將電源引入的噪聲降到最低。

（5）LAN口通信模塊采用有人科技的SPI-LAN模塊USR-ES1，MCU控制模塊工作在TCP/IP Server模式，支持標準SCPI指令控制。

3 設計指標及難點分析

本信號源的相噪指標由PLL和DDS共同決定。PLL采用低相噪（﹣155 dBc/Hz@1?kHz）的100?MHz恒溫晶振做參考，鑒相器采用10?MHz鑒相的整數(shù)分頻模式。這樣就可以提供一個頻率變化范圍2?700～3?500?MHz，步進10?MHz的參考時鐘信號。用ADI公司的ADISimPLL軟件計算相噪水平可以達到﹣108?dBc/Hz@1?kHz。而后端DDS的相噪優(yōu)于﹣128?dBc/Hz@1?kHz，對于整體指標優(yōu)于﹣100 dBc/Hz@1?kHz不會產生影響。因此此項指標滿足要求且余量充足。

雜散指標一直是DDS頻率源的設計重點和難點，主要由DDS決定。由DDS的工作原理可知相位截斷誤差、幅度量化誤差、時鐘混疊和數(shù)字信號串擾是產生雜散的主要因素。我們采用加載線上串接電阻的方式可以方便地濾除數(shù)字串擾信號，在此不再贅述。對于相位截斷、幅度量化和時鐘混疊帶來的雜散，由于牽涉到極大數(shù)的計算問題，受PC機性能所限誤差較大，很難計算準確，加上頻率范圍較寬點數(shù)多很難將雜散信號一一計算到位。我們采用時鐘拼接的方式進行設計。具體操作步驟如下：（1）選擇合適的時鐘信號頻率；（2）使用自動測試手段測試頻率范圍內所有信號的雜散值，剔除超標的頻點；（3）更改時鐘信號的頻率；（4）重新測試原先測試超標的頻點，進一步剔除超標的頻點；（5）重復步驟3和4，直至所有的頻點都滿足指標要求，記錄下每個頻點對應的時鐘頻率和控制字；（6）將上述測試結果拼接在一起針對不同的頻點加載不同的時鐘和控制字，最終定型完成。

4 測試結果

用安捷倫頻譜儀N9030A測試的頻率源的輸出如圖4，輸出頻點1?GHz，輸出功率6.46?dBm，雜散優(yōu)于﹣60dBc，相位噪聲﹣106?dBc/Hz@1?kHz。實物如圖5所示。

圖4 輸出結果

圖5 實物圖

5 結束語

本文介紹了一種低頻率細步進微波頻率源的實現(xiàn)方案，電路結構上采用整數(shù)分頻的鎖相頻率源技術、DDS技術和LAN通信技術相結合，可以通過LAN口發(fā)送標準SCPI控制指令設置輸出頻率和功率。實測結果表明輸出信號指標都滿足設計要求。由于體積小、功耗低和兼容SCPI指令控制，可以方便地應用于雷達與電子對抗系統(tǒng)和電磁兼容系統(tǒng)中。

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[7]孫續(xù). 自動測試與可程控儀器[M]. 北京：電子工業(yè)出版社，1994.

Design of a High Frequency Band PLL Signal Generator

Lin Bin Wang Honglin

CSIC 723 Institute, Jiangsu Yangzhou 225001

A Signal Generator based on DDS and PLLs, which is working at the band cover from 10?kHz to 1?GHz. The Frequency Step is 10?kHz. Output Power Range is 8±3?dBm. It Can be controlled by standard SCPI CMD through LAN Port.

DDS; PLLs; Low Freq-Band; SCPI CMD

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