楊濤

摘 要：目前，CMOS集成電路的應(yīng)用已經(jīng)滲透到人們生活的方方面面，小到手機、計算機，大到汽車、航天飛機等都有對它的應(yīng)用。它不僅使工業(yè)技術(shù)發(fā)展地更快更好，也讓人們的生活起居、衣食住行變得更方便更快捷。但是隨著科技的日益成熟，人們對產(chǎn)品質(zhì)量的要求不斷提高，CMOS集成電路的發(fā)展也將面臨一些問題，比如功耗、延遲、晶體管的數(shù)目等方面。本文主要就這幾類問題進行探討。

關(guān)鍵詞：CMOS集成電路；晶體管數(shù)目；延遲；功耗

中圖分類號：TN432 文獻標識碼：A 文章編號：2096-4706（2018）02-0060-02

An Overview of the Problems Faced by the Application of CMOS Integrated Circuits

YANG Tao

（Anhui University of Science and Technology，Huainan 232001，China）

Abstract：Currently，the application of CMOS integrated circuits has infiltrated all aspects of people's lives，ranging from mobile phones，computers，large cars，space shuttles and so on. Make the development of industrial technology faster and better，make people's daily life，clothing，food，shelter more convenient and faster. However，with the development of science and technology，the demand for product quality is constantly increasing. The development of CMOS integrated circuits will face some difficulties，such as power consumption，delay，and the number of transistors. This article mainly on these types of issues.

Keywords：CMOS integrated circuits；number of transistors；delay；power consumption

1 晶體管的數(shù)目

1958年，世界上第一個晶體管在美國誕生，并且只有2個晶體管。然而2008年，一個存儲器中包含的晶體管就達到了驚人的40億個之多，其指數(shù)倍的增長速度引起了人們的重視。有數(shù)據(jù)顯示，單芯片上的晶體管數(shù)目每18個月就會翻一番，這就是著名的摩爾定律。Inter微處理器中晶體管數(shù)目與年份的關(guān)系如圖1所示。在圖中可以清楚的看出，從1971年到2011年，微處理器的晶體管數(shù)目呈直線上升，而且絲毫沒有下降的跡象，2005年達到將近20億個。專家們預(yù)測在未來10年還可以持續(xù)按比例縮小晶體管的尺寸，但是10年之后這個方法就沒有效果了。

晶體管數(shù)目越多，隨之產(chǎn)生的功耗就會越大，延遲也會增大，這會給工業(yè)生產(chǎn)和制造帶來很大的影響，比如成本會相應(yīng)地提高。雖然可以按比例縮小晶體管尺寸，從而減小延遲與功耗，但是當(dāng)晶體管數(shù)目增加到無法縮小的時候，就會造成功耗過大、運行速度減緩的問題。

因此，我們可以提出一些猜想。

（1）從晶體管的制造材料入手。晶體管由半導(dǎo)體硅材料制作而成，而大自然中存在著豐富的元素，等待著人們?nèi)グl(fā)掘和應(yīng)用。如果我們發(fā)現(xiàn)了比硅更適合做半導(dǎo)體的元素，那么問題也許會得到解決。或者隨著科技的發(fā)展，通過人工合成某種材料來制作晶體管，如此一來，晶體管數(shù)目的問題也可能被解決。

（2）改變晶體管中摻雜的雜質(zhì)。我們都知道硅是一種不良導(dǎo)體，向里面注入摻雜劑才能起到導(dǎo)電的功能，如砷、硼等。那么，我們可以改變傳統(tǒng)的摻雜劑，也許能起到意想不到的效果。

2 功耗

對于功耗，是CMOS集成電路的發(fā)展一直需要解決的一個問題?，F(xiàn)在各種移動設(shè)備已經(jīng)應(yīng)用到人們的生活中，比如移動電話、手提電腦、電話手表等，這些電子產(chǎn)品早已與人們密不可分，它們使人們的生活更便捷，更加豐富多彩。但是隨著用戶數(shù)量越來越多，對能源的消耗已不容忽視。有這樣一組數(shù)據(jù)：美國的數(shù)據(jù)中心和服務(wù)部門一年消耗了610億度電，相當(dāng)于15個發(fā)電廠的能量輸出、45億美元的消費。現(xiàn)在，全球都在推行低碳環(huán)保、綠色生活的理念，所以設(shè)計一個低功耗的CMOS集成電路成為當(dāng)務(wù)之急。

CMOS集成電路的功耗分為靜態(tài)功耗和動態(tài)功耗。理論上，CMOS集成電路在電路穩(wěn)定狀態(tài)下不存在從電源直接到地的路徑，因此不會有靜態(tài)功耗生成，但是在電路實際運行中，CMOS管會出現(xiàn)兩種漏電流分量，包括反向漏電流和亞閾值電流，這兩種電流會產(chǎn)生靜態(tài)功耗。動態(tài)功耗是CMOS集成電路中最主要的功耗，在電路功耗中占據(jù)著主導(dǎo)地位，由動態(tài)功耗公式P=CV^2f可知，電源電壓、電路中的連線電容、晶體管電容和晶體管的反轉(zhuǎn)頻率都會對動態(tài)功耗產(chǎn)生影響。因此，我們可以采取這樣的措施：

（1）降低電源電壓：動態(tài)功耗與電壓的平方成正比，所以電源電壓的影響還是比較大的，降低電源電壓可以顯著地降低電路的動態(tài)功耗；

（2）降低電容：由公式可知，功耗與電容成比例，所以降低電容也可以降低功耗。電容存在于連線和晶體管中，設(shè)計電路時，可以通過合理的硬件布局來降低電容，比如合理地選擇器件的大小來減少器件之間的連線。

（3）降低活動因子：這是一個非常有效的方法，即當(dāng)電路不在運行時，徹底的關(guān)掉電路，此時電路的活動因子就會將為零，功耗也就為零。

除此之外，我們可以對未來的發(fā)展提出猜想：如今由于光伏發(fā)電越來越受到重視，科學(xué)家們也比較看好光伏發(fā)電的前景，所以隨著光伏發(fā)電技術(shù)的日益成熟，在未來我們可以利用光伏發(fā)電的原理對CMOS集成電路進行光伏供電，這樣不僅綠色環(huán)保無污染，而且光是可再生資源，可以對生活和工業(yè)生產(chǎn)進行充分地供電。

3 延遲

在CMOS集成電路運行時，延遲是影響電路運行速度的重要參數(shù)。一個晶體管的延遲可以小到忽略不計，但當(dāng)幾十億個晶體管一起運行時，產(chǎn)生的延遲對電路性能的影響將是非常大的。延遲過大會使工業(yè)生產(chǎn)和制造的效率下降，對工業(yè)產(chǎn)品的質(zhì)量也有很大的影響。電路的延遲是由很多因素造成的，比如說器件本身、連線造成的傳輸延遲、信號的輸入延遲以及信號輸出的延遲等。一般情況下會利用一些模型對系統(tǒng)的延遲進行分析，常見的有RC延遲模型、ELMORE延遲模型、線性延遲模型等。

在進行電路設(shè)計時，為了減小系統(tǒng)的延遲，可以采取以下措施：

（1）合理布局器件版圖。對于器件本身來說是存在寄生延遲的，即當(dāng)門驅(qū)動零負載時的延遲。在確定器件后版圖的平面規(guī)劃就顯得非常重要，因為盡可能地減少器件和連線能縮小器件和導(dǎo)線的生延遲，而且良好的單元版圖也能減少器件的寄生電容。

（2）選擇最優(yōu)的邏輯級數(shù)。合理的邏輯級數(shù)可以使延遲最小化。假設(shè)一條具有N級的路徑、路徑努力為F、路徑的寄生為P時，則它可能的最小延遲為：D=NF^1/N+P。這是確定最優(yōu)級數(shù)的一個非常重要的辦法。這樣我們就不必根據(jù)晶體管的尺寸來估算電路的延遲。

4 結(jié) 論

盡管除了上述的幾大類問題，CMOS集成電路的發(fā)展與應(yīng)用會遇到各種的問題，但是在如今科技高度發(fā)達的時代，CMOS集成電路的設(shè)計會得到最大程度的優(yōu)化，其應(yīng)用也會越來越廣泛。我相信，隨著科技的進步，一切皆有可能。

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