黃榮玉，牛文舉，韓建強(qiáng)

(中國(guó)計(jì)量大學(xué)機(jī)電工程學(xué)院，杭州 310018)

0 引言

目前，MEMS傳感器由于其巨大的經(jīng)濟(jì)效益和廣闊前景正處于快速發(fā)展時(shí)期。MEMS傳感器具有重量輕、體積小、成本和功耗低，易于集成和可以大規(guī)模批量生產(chǎn)等優(yōu)點(diǎn)。廣泛應(yīng)用于武器裝備、慣性導(dǎo)航和汽車安全等領(lǐng)域，是關(guān)系國(guó)家安全和經(jīng)濟(jì)建設(shè)的基礎(chǔ)元器件之一［1］。微型傳感器按照敏感信號(hào)的測(cè)量方式不同，分為壓阻式［2］，電容式［3］，壓電式［4］和諧振式［5］等不同類型。在這些微傳感器中，硅微諧振式傳感器具有精度和分辨率高、功耗小、動(dòng)態(tài)范圍寬以及輸出信號(hào)為數(shù)字信號(hào)的優(yōu)點(diǎn)。硅微諧振式傳感器直接輸出頻率信號(hào)，在傳輸過程中不易產(chǎn)生失真誤差，可以直接和數(shù)字接口連接。由于諧振式傳感器輸出為頻率信號(hào)，這對(duì)頻率信號(hào)的測(cè)量精度提出很高的要求，而測(cè)量精度的提高依賴于頻率計(jì)性能的提高。

目前測(cè)量頻率的方法一般有周期測(cè)量法，頻率測(cè)量法和等精度測(cè)量法等［6］。周期測(cè)量法是在待測(cè)信號(hào)的一個(gè)周期內(nèi)，通過測(cè)量標(biāo)準(zhǔn)信號(hào)的上升沿個(gè)數(shù)來(lái)計(jì)算出待測(cè)的頻率。這樣會(huì)引入標(biāo)準(zhǔn)信號(hào)個(gè)數(shù)的±1個(gè)字誤差［7］。同時(shí)周期測(cè)量法只適用于低頻、中頻下的測(cè)量。在高頻下，測(cè)量的誤差非常大。頻率測(cè)量法是通過在設(shè)定的閘門時(shí)間內(nèi)，測(cè)量待測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)的上升沿個(gè)數(shù)來(lái)計(jì)算出待測(cè)頻率。由于閘門時(shí)間不是待測(cè)頻率和標(biāo)準(zhǔn)信號(hào)周期的整數(shù)倍，這會(huì)引入待測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)上升沿個(gè)數(shù)的±1個(gè)字誤差。等精度測(cè)量法［8］是先給定一個(gè)預(yù)置閘門時(shí)間，當(dāng)待測(cè)信號(hào)的上升沿或者下降沿到來(lái)時(shí)，打開預(yù)置閘門開始對(duì)待測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)同時(shí)計(jì)數(shù)。當(dāng)預(yù)置閘門時(shí)間結(jié)束后，只有待測(cè)信號(hào)上升沿或下降沿到來(lái)時(shí)，才同時(shí)停止對(duì)待測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)。頻率的測(cè)量開始與停止都是在待測(cè)信號(hào)的上升沿或者下降沿完成，消除了待測(cè)頻率計(jì)數(shù)的±1個(gè)字的誤差，只有標(biāo)準(zhǔn)信號(hào)的±1個(gè)字的誤差。但是等精度法只適用于測(cè)量高頻，若要測(cè)量低頻，預(yù)置閘門時(shí)間需要設(shè)置很長(zhǎng)的時(shí)間。例如要測(cè)1 Hz的頻率，預(yù)置閘門時(shí)間至少要設(shè)置1 s，這樣增大了測(cè)頻響應(yīng)時(shí)間，大大降低了測(cè)頻的效率。

由于周期測(cè)量只測(cè)量待測(cè)信號(hào)的一個(gè)周期或多個(gè)周期，但是測(cè)的周期個(gè)數(shù)是一個(gè)定值，不隨待測(cè)信號(hào)的頻率變化而變化。因此隨著待測(cè)頻率的升高，測(cè)量精度下降，所以限制了測(cè)量頻率的范圍。針對(duì)這一弊端，設(shè)計(jì)了一種基于FPGA的測(cè)頻周期自調(diào)整頻率計(jì)。

本文設(shè)計(jì)的頻率計(jì)先在一個(gè)待測(cè)信號(hào)周期內(nèi)，對(duì)標(biāo)準(zhǔn)信號(hào)的上升沿進(jìn)行計(jì)數(shù)，粗略計(jì)算出待測(cè)信號(hào)頻率和周期。然后對(duì)待測(cè)信號(hào)的周期進(jìn)行調(diào)整，對(duì)標(biāo)準(zhǔn)信號(hào)的上升沿重新計(jì)數(shù)，精確測(cè)量出待測(cè)信號(hào)的頻率。該頻率計(jì)不僅提高了測(cè)量頻率的精度，而且體積小，價(jià)格便宜，具有非常好的應(yīng)用前景。

1 系統(tǒng)結(jié)構(gòu)和原理

測(cè)試系統(tǒng)由諧振式傳感器、閉環(huán)自激測(cè)量電路、FPGA采集模塊以及PC上位機(jī)四部分組成，系統(tǒng)組成框圖如圖1所示。

圖1 頻率計(jì)結(jié)構(gòu)框圖

諧振式傳感器使用微橋諧振器作為敏感元件。采用電熱激勵(lì)，壓阻檢測(cè)的激勵(lì)檢測(cè)方式。即給在位于諧振梁中間位置的激勵(lì)電阻上加熱，通過局部加熱使諧振梁的結(jié)構(gòu)產(chǎn)生形變，引起諧振梁的振動(dòng)。當(dāng)諧振梁振動(dòng)后，位于諧振梁根部的惠斯通電橋上的電阻會(huì)因?yàn)檎駝?dòng)產(chǎn)生形變，從而導(dǎo)致阻值發(fā)生改變，通過檢測(cè)壓敏電阻的阻值變化來(lái)檢測(cè)振動(dòng)。

測(cè)試過程中，先使用閉環(huán)自激電路［9］讓諧振器處于閉環(huán)自激狀態(tài)，閉環(huán)自激電路的輸出信號(hào)為頻率信號(hào)。利用FPGA對(duì)輸出頻率信號(hào)進(jìn)行測(cè)量和采集，最后將測(cè)量的頻率信號(hào)經(jīng)過RS－232串行通信接口送入PC上位機(jī)。上位機(jī)使用Visual C#進(jìn)行操作界面的軟件設(shè)計(jì)，實(shí)現(xiàn)頻率數(shù)值的實(shí)時(shí)顯示和儲(chǔ)存。

本文設(shè)計(jì)的頻率計(jì)測(cè)量范圍為1 Hz～2 MHz。由于頻率計(jì)測(cè)量頻率的精度直接決定諧振式傳感器的測(cè)量精度，該頻率計(jì)全量程內(nèi)測(cè)量精度可以達(dá)到10－7數(shù)量級(jí)，相比于六位半萬(wàn)用表等傳統(tǒng)測(cè)頻工具，測(cè)頻精度有了明顯的提升。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 FPGA開發(fā)板

FPGA(現(xiàn)場(chǎng)可編程門陣列)的開發(fā)區(qū)別于單片機(jī)，它是通過硬件語(yǔ)言來(lái)描述的，并且以并行運(yùn)算為主。FPGA是在CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路 (ASIC)領(lǐng)域中一種半定制電路出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)。本文設(shè)計(jì)的頻率計(jì)采用的FPGA控制模塊是型號(hào)為AX301的黑金開發(fā)板平臺(tái)。此款開發(fā)板搭載的主芯片是ALERA公司的CYCLONE IV系列型號(hào)為EP4CE6F17C8的FPGA主芯片。AX301開發(fā)板通過USB供電，用MINI USB線將開發(fā)板跟電腦的USB連接，按鍵電源開關(guān)，可以給開發(fā)板供電。其數(shù)字工作電壓為3.3 V和1.2 V，板載晶振為50 MHz，晶振輸出連接到FPGA的全局輸入時(shí)鐘管腳 (CLK1管腳E1)，這個(gè)CLK1可以用來(lái)驅(qū)動(dòng) FPGA內(nèi)的用戶邏輯電路，用戶可以通過配置FPGA內(nèi)部的鎖相環(huán)來(lái)分頻或倍頻實(shí)現(xiàn)其他頻率的時(shí)鐘，從而提高工作速度。

2.2 RS－232串行通信

RS－232是現(xiàn)在主流的串行通信接口之一，它被定義為一種在低速率串行通信中增加通信距離的單端標(biāo)準(zhǔn)。當(dāng)它傳送數(shù)據(jù)時(shí)，只需要一條傳輸線就能正確的將數(shù)據(jù)順利傳送到對(duì)方，因此叫做異步傳輸。由于RS－232是一種串行通信，故需要在軟件中設(shè)置包括波特率、奇偶校驗(yàn)和停止位等多項(xiàng)設(shè)置。本設(shè)計(jì)波特率為128000、奇偶校驗(yàn)位為NONE和停止位為1。采用FPGA與PC機(jī)通信的主要程序模塊如表1所示。

表1 FPGA與PC機(jī)通信的主要程序模塊

向緩沖區(qū)發(fā)送數(shù)據(jù)通過與RS232接口相連，將從閉環(huán)自激電路中輸出的頻率信號(hào)數(shù)據(jù)傳輸?shù)絇C上位機(jī)，并實(shí)時(shí)顯示出來(lái)。

3 系統(tǒng)軟件設(shè)計(jì)

3.1 軟件設(shè)計(jì)思路和編程方法

先用標(biāo)準(zhǔn)信號(hào)對(duì)待測(cè)信號(hào)的一個(gè)周期進(jìn)行計(jì)數(shù)，預(yù)估算出待測(cè)頻率大小，原理如圖2所示。

圖2 周期測(cè)頻原理圖

假設(shè)標(biāo)準(zhǔn)信號(hào)的周期為T0，在待測(cè)信號(hào)的一個(gè)周期內(nèi)，標(biāo)準(zhǔn)信號(hào)的上升沿個(gè)數(shù)為n0，待測(cè)信號(hào)的周期為Tx，因此待測(cè)頻率fx為:

其中，ΔTf1和ΔTf2為測(cè)量時(shí)的誤差。調(diào)整后的待測(cè)信號(hào)頻率f'為:

頻率的誤差為:

由 (3)式可得調(diào)整后的預(yù)估算頻率的最大誤差和最小誤差分別為:

預(yù)估算待測(cè)頻率的大小后，程序開始進(jìn)行對(duì)待測(cè)信號(hào)的頻率精確的測(cè)量，其測(cè)量頻率時(shí)序圖如圖3所示。

圖3 精確測(cè)量頻率時(shí)序圖

Nx是調(diào)整后需要測(cè)量的待測(cè)信號(hào)的上升沿個(gè)數(shù)，標(biāo)準(zhǔn)信號(hào)的上升沿的個(gè)數(shù)設(shè)為N0。

待測(cè)信號(hào)的真值為:

其中，ΔT=ΔT1+ΔT2調(diào)整后的待測(cè)信號(hào)的頻率f'x為:

待測(cè)信號(hào)的頻率的相對(duì)誤差為:

設(shè)頻率計(jì)測(cè)量的相對(duì)誤差為ε0

由 (11)可知，Nx隨ΔT的增大而增大，ΔT最大值為2T0。因此可得出調(diào)整后需要測(cè)量的待測(cè)信號(hào)的上升沿個(gè)數(shù)Nx，待測(cè)頻率的真值fx、頻率f0和在待測(cè)信號(hào)一個(gè)周期內(nèi)標(biāo)準(zhǔn)信號(hào)的上升沿個(gè)數(shù)n0的關(guān)系，如式 (12)所示:

3.2 軟件實(shí)現(xiàn)流程圖

FPGA程序使用verilog語(yǔ)言進(jìn)行編寫，使用quartusⅡ軟件進(jìn)行編譯。Quartus II是 Altera公司的綜合性 PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware Descrip－tion Language)等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。

程序的流程圖如圖4所示。軟件程序主要由四大模塊組成，分別為預(yù)估算待測(cè)信號(hào)模塊，自調(diào)整待測(cè)信號(hào)周期模塊，精測(cè)量頻率模塊，數(shù)據(jù)處理和串口數(shù)據(jù)輸出模塊。首先是對(duì)程序進(jìn)行初始化。然后預(yù)估算待測(cè)信號(hào)模塊初步測(cè)量待測(cè)信號(hào)的頻率和周期，在待測(cè)信號(hào)一個(gè)周期內(nèi)，對(duì)標(biāo)準(zhǔn)信號(hào)的上升沿進(jìn)行粗略地計(jì)數(shù)。所測(cè)出的上升沿個(gè)數(shù)n0再傳輸?shù)阶哉{(diào)整模塊中。自調(diào)整模塊根據(jù)n0的大小，計(jì)算出需要測(cè)量的待測(cè)信號(hào)周期個(gè)數(shù)Nx。然后再把Nx傳遞到精測(cè)量模塊。在待測(cè)信號(hào)的Nx個(gè)周期內(nèi)，精測(cè)量模塊對(duì)標(biāo)準(zhǔn)信號(hào)的N0上升沿進(jìn)行計(jì)數(shù)，計(jì)數(shù)結(jié)束之后。再把標(biāo)準(zhǔn)上升沿個(gè)數(shù)N0傳遞到數(shù)據(jù)處理模塊，通過對(duì)Nx和N0兩個(gè)數(shù)據(jù)進(jìn)行處理，計(jì)算出待測(cè)的頻率。然后將待測(cè)的頻率傳遞到串口數(shù)據(jù)輸出模塊將頻率傳輸?shù)缴衔粰C(jī)并顯示和儲(chǔ)存待測(cè)信號(hào)的頻率。發(fā)送結(jié)束后，程序再次對(duì)待測(cè)信號(hào)進(jìn)行預(yù)估算，進(jìn)入下一次的頻率測(cè)量。

圖4 FPGA測(cè)頻程序流程圖

3.3 PC上位機(jī)設(shè)計(jì)

為了實(shí)時(shí)的顯示出采集的頻率，F(xiàn)PGA將計(jì)算的頻率數(shù)據(jù)傳輸?shù)缴衔粰C(jī)，通過上位機(jī)對(duì)接收的頻率進(jìn)行處理后實(shí)時(shí)的顯示出來(lái)。該設(shè)計(jì)的上位機(jī)采用Microsoft公司的Visual C#開發(fā)平臺(tái)進(jìn)行開發(fā)。設(shè)計(jì)的頻率系統(tǒng)操作界面如圖5所示。該上位機(jī)操作簡(jiǎn)單界面簡(jiǎn)潔，不僅能將采集的頻率實(shí)時(shí)顯示出來(lái)，也能將采集的頻率進(jìn)行緩存或者保存為TXT文檔進(jìn)行后期查看等操作。

圖5 頻率顯示窗口

4 實(shí)驗(yàn)結(jié)果與分析

4.1 測(cè)量方波信號(hào)

為了測(cè)試本文設(shè)計(jì)的頻率計(jì)精度，使用頻率計(jì)對(duì)安捷倫33521A信號(hào)發(fā)生器發(fā)出的不同頻率的方波信號(hào)進(jìn)行測(cè)量，測(cè)量結(jié)果如表2所示。通過測(cè)量結(jié)果可以看出:本文設(shè)計(jì)的自調(diào)整頻率計(jì)精度在全量程范圍內(nèi)達(dá)到精度要求，采用該頻率計(jì)測(cè)量1 Hz～2 MHz方波信號(hào)的頻率的相對(duì)誤差的數(shù)量級(jí)可以達(dá)到10－7。

表2 方波信號(hào)測(cè)試結(jié)果

__________1 296 0 1 296 0．002 65 2 e－07_________1 570 00 157 000．0 127 8．1 e－08_________5 980 00 5 980 00．1 529 2．6 e－07_________9 568 50 9 568 50．2 866 3 e－07_________1 800 000 1 800 000．805 4．5 e－07

4.2 測(cè)量諧振式加速度傳感器的輸出信號(hào)

將設(shè)計(jì)的頻率計(jì)應(yīng)用到實(shí)驗(yàn)室研制的諧振式加速度傳感器測(cè)試過程中。該加速度傳感器設(shè)計(jì)用來(lái)檢測(cè)面內(nèi)加速度。由諧振梁、蟹腿型支撐梁、質(zhì)量塊、激勵(lì)電阻、惠斯登電橋和金屬引線組成。在X方向加速度作用下，質(zhì)量塊在X方向運(yùn)動(dòng)。X方向的其中一個(gè)諧振梁所受的軸向應(yīng)力發(fā)生改變，諧振頻率發(fā)生變化，該諧振頻率變化的差值反映了X方向加速度的大小和方向;同樣地，在Y方向加速度作用下，質(zhì)量塊在Y方向運(yùn)動(dòng)，Y方向的諧振梁之一軸向應(yīng)力發(fā)生改變，諧振頻率變化。該諧振梁諧振頻率變化的差值反映Y方向加速度的大小和方向。

由于重力加速度精確度高，同時(shí)很容易獲得，便于應(yīng)用到實(shí)驗(yàn)中。因此實(shí)驗(yàn)室采用重力場(chǎng)翻滾試驗(yàn)來(lái)對(duì)制作出的加速度計(jì)樣片進(jìn)行測(cè)試［10］。實(shí)驗(yàn)使用裝置為精密型手動(dòng)角度旋轉(zhuǎn)臺(tái)。測(cè)試時(shí)，將加速度計(jì)樣片置于角度旋轉(zhuǎn)工作臺(tái)上，使用閉環(huán)自激電路讓測(cè)試的諧振梁處于閉環(huán)自激狀態(tài)，通過旋轉(zhuǎn)精密型角度旋轉(zhuǎn)臺(tái)來(lái)調(diào)節(jié)被測(cè)諧振梁與重力加速度之間的夾角，從而來(lái)給樣片提供不同大小的加速度。諧振梁的諧振頻率隨著不同的加速度變化而變化，以此來(lái)測(cè)試該加速度計(jì)樣片的性能。在0 g和1 g X方向加速度下，使用安捷倫六位半萬(wàn)用表34401采集1分鐘X方向諧振梁的輸出諧振頻率如圖6所示，本文設(shè)計(jì)的頻率計(jì)采集1分鐘X方向諧振梁的輸出諧振頻率如圖7所示。

圖6 安捷倫萬(wàn)用表采集的輸出頻率

圖7 本文設(shè)計(jì)的頻率計(jì)采集的輸出頻率

分析兩組數(shù)據(jù)可以得到:對(duì)于使用安捷倫六位半萬(wàn)用表采集的數(shù)據(jù)，當(dāng)加速度計(jì)受到1 g加速度時(shí)，諧振頻率的平均值下降約為11.07 Hz。對(duì)于本文設(shè)計(jì)的頻率采集的數(shù)據(jù)，當(dāng)加速度計(jì)受到1 g加速度時(shí)，諧振頻率的平均值下降約為11.12 Hz。比較兩者發(fā)現(xiàn):與安捷倫萬(wàn)用表相比，本文設(shè)計(jì)的頻率計(jì)在1分鐘內(nèi)采樣數(shù)據(jù)個(gè)數(shù)約是安捷倫萬(wàn)用表采樣數(shù)據(jù)個(gè)數(shù)的10倍，更加全面的反映出不同時(shí)間諧振梁的振動(dòng)狀態(tài)。兩者在1分鐘內(nèi)采集的諧振頻率的平均值存在一定的誤差，這是因?yàn)楸疚脑O(shè)計(jì)的頻率計(jì)采集的點(diǎn)更加全面。同時(shí)，該頻率計(jì)具有體積小，成本低等不可忽視的優(yōu)勢(shì)，擁有廣闊的市場(chǎng)前景。后續(xù)工作可以圍繞進(jìn)一步提高采集速度、減噪進(jìn)行，從而提高系統(tǒng)穩(wěn)定性。

5 結(jié)束語(yǔ)

該頻率計(jì)是基于FPGA設(shè)計(jì)的，使用quartus編譯后，寫入到FPGA芯片中。通過對(duì)信號(hào)發(fā)生器產(chǎn)生的標(biāo)準(zhǔn)頻率信號(hào)進(jìn)行測(cè)量，結(jié)果證明，采用該頻率計(jì)測(cè)量1 Hz～2 MHz標(biāo)準(zhǔn)信號(hào)的頻率的相對(duì)誤差數(shù)量級(jí)可以達(dá)到10－7，達(dá)到設(shè)計(jì)要求。將其應(yīng)用到硅微諧振式加速度傳感器的性能測(cè)試中，測(cè)得諧振式加速度傳感器在閉環(huán)時(shí)輸出頻率的變化穩(wěn)定在1 Hz以內(nèi)，同時(shí)測(cè)試了加速度計(jì)的靈敏度為11.12 Hz/g。由于FPGA體積小，結(jié)構(gòu)簡(jiǎn)單、靈活性高、可編程，造價(jià)較低，因此被廣泛應(yīng)用在數(shù)據(jù)采集等方面。本文設(shè)計(jì)的頻率計(jì)其測(cè)量精度與響應(yīng)時(shí)間成正比，在一些測(cè)量精度要求不高的工作中可適當(dāng)降低精度提高測(cè)量的響應(yīng)速度。