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      高符號(hào)速率16APSK信號(hào)解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)

      2018-09-28 02:10:42何朝玉彭戰(zhàn)武
      無線電工程 2018年10期
      關(guān)鍵詞:解調(diào)器載波符號(hào)

      何朝玉,彭戰(zhàn)武

      (1.中國電子科技集團(tuán)公司第五十四研究所,河北 石家莊 050081;2.陸軍北京軍事代表局,北京 100012)

      0 引言

      隨著我國高分辨率遙感衛(wèi)星的發(fā)展,遙感數(shù)傳速率需求已達(dá)3 Gbps,因此有必要進(jìn)行超高速率的高速解調(diào)器研究。文獻(xiàn)[1]采用QPSK調(diào)制方式實(shí)現(xiàn)1 Gbps高速數(shù)據(jù)的傳輸,通過提高帶寬實(shí)現(xiàn)高速傳輸。文獻(xiàn)[2]采用16APSK調(diào)制方式,雙通道傳輸,實(shí)現(xiàn)2 Gbps高速數(shù)據(jù)的傳輸。相對(duì)于QPSK,16APSK調(diào)制方式在帶寬不變的情況下將傳輸速率提高1倍;雙通道傳輸節(jié)省了傳輸帶寬,但是需要2套接收設(shè)備。隨著V頻段等更高載波頻率的使用,很大程度上解決了傳輸系統(tǒng)的帶寬受限問題,高頻段功放器件的出現(xiàn)也解決了高階調(diào)制方式的傳輸功率問題,這都使高符號(hào)率高階調(diào)制方式的實(shí)現(xiàn)成為可能。

      對(duì)于解調(diào)器的實(shí)現(xiàn)方式,一般有數(shù)字化中頻解調(diào)和模擬中頻解調(diào)。數(shù)字化中頻解調(diào)的采樣方式為中頻采樣,比模擬中頻解調(diào)節(jié)省了微波模塊,采樣后的信號(hào)正交性好,但軟件處理復(fù)雜度提高,且處理高速信號(hào)需要考慮AD采樣能力。

      本文通過提高傳輸帶寬和采用16APSK高階調(diào)制方式,使傳輸速率達(dá)到3.72 Gbps,重點(diǎn)研究高速解調(diào)器的關(guān)鍵技術(shù)實(shí)現(xiàn)。

      1 總體設(shè)計(jì)

      遙感數(shù)傳高速解調(diào)器用于完成接收信號(hào)的解調(diào)同步和信號(hào)均衡等功能,本文接收信號(hào)的符號(hào)速率為930 MS/s,調(diào)制方式為16APSK,接收中頻為1.2 GHz。首先,在考慮工程實(shí)現(xiàn)的基礎(chǔ)上,綜合接收信號(hào)的速率、中頻、格式和幀結(jié)構(gòu)等,制定合理的實(shí)現(xiàn)方案,實(shí)現(xiàn)信號(hào)的可靠接收。

      1.1 信號(hào)模型

      16APSK映射采用文獻(xiàn)[3]中的4-12APSK映射星座圖。接收數(shù)據(jù)幀由幀頭、導(dǎo)頻和數(shù)據(jù)符號(hào)組成,如圖1所示。幀頭符號(hào)為144個(gè),可用于信號(hào)的頻偏估計(jì)[4],幀內(nèi)分散插入64組導(dǎo)頻符號(hào)用于輔助同步處理,幀頭和導(dǎo)頻符號(hào)均為BPSK調(diào)制[5]。按以上設(shè)計(jì)的數(shù)據(jù)幀符號(hào)長度為66 704個(gè),幀效率為98.24%。

      圖1 幀結(jié)構(gòu)示意

      1.2 信號(hào)處理方案

      目前,信號(hào)處理方案主要有2種:中頻采樣[6]和基帶采樣。2種方案對(duì)比,中頻采樣方案不需要模擬正交下變頻模塊,將中頻信號(hào)采樣后全部由FPGA處理,避免模擬器件帶來的IQ正交不平衡問題,且集成度高、靈活性高;但是在信號(hào)帶寬比較高時(shí),為了避免采樣后信號(hào)出現(xiàn)混疊,要求采樣頻率很高,這對(duì)AD芯片采樣頻率指標(biāo)提高了要求,此時(shí)AD芯片和FPGA的接口調(diào)試更加困難。采用基帶采樣的方案,AD采樣頻率大于等于2倍的符號(hào)速率即可[7],模擬器件帶來的IQ正交不平衡問題可以由FPGA內(nèi)信號(hào)均衡模塊進(jìn)行補(bǔ)償。

      本文中接收信號(hào)中頻為1.2 GHz,符號(hào)速率為930 MS/s,采用中頻采樣時(shí)AD的采樣頻率最低為3 060 MHz,采用基帶采樣時(shí)采樣頻率為1 860 MHz即可。采用基帶采樣的方案可以降低對(duì)AD芯片的采樣頻率要求,且解調(diào)同步的算法實(shí)現(xiàn)簡(jiǎn)單。

      信號(hào)處理方案的框圖如圖2所示。中頻信號(hào)經(jīng)過增益調(diào)整、下變頻[8]和AD采樣后送入FPGA內(nèi)進(jìn)行同步和信號(hào)均衡處理。

      圖2 解調(diào)信號(hào)處理原理

      經(jīng)過下變頻后的信號(hào),由于信道的影響,產(chǎn)生了嚴(yán)重的碼間串?dāng)_,采用矢量信號(hào)分析儀測(cè)試EVM[9]達(dá)到20%,接收信噪比很低,因此需要考慮在低信噪比條件下進(jìn)行解調(diào)同步處理。

      2 關(guān)鍵技術(shù)

      2.1 時(shí)鐘同步

      時(shí)鐘同步采用Gardner環(huán)[10]實(shí)現(xiàn),AD芯片以2倍符號(hào)速率進(jìn)行采樣,每符號(hào)采樣2次,在時(shí)鐘同步時(shí),一次采樣在符號(hào)峰值點(diǎn),另一次采樣在相鄰符號(hào)的過零點(diǎn)。此算法適合于數(shù)字實(shí)現(xiàn),2倍采樣使運(yùn)算量不會(huì)過大,且算法獨(dú)立于載波同步,定時(shí)同步可先于載波同步建立。

      Gardner算法最初用于BPSK/QPSK[11]信號(hào)同步,文獻(xiàn)[12]證明Gardner算法與調(diào)制方式無關(guān),因此Gardner算法適用于16APSK調(diào)制方式。Gardner算法提取出的誤差,經(jīng)過環(huán)路濾波后控制DDS的頻率調(diào)整[13],DDS的輸出與固定的頻率源混頻后作為AD的采樣鐘。總的來看,由定時(shí)誤差控制AD采樣鐘的頻率調(diào)整從而實(shí)現(xiàn)定時(shí)同步。

      2.2 載波同步

      載波同步可以先利用已知的幀頭數(shù)據(jù)進(jìn)行頻率估計(jì)[14]和補(bǔ)償,經(jīng)過頻率補(bǔ)償后的數(shù)據(jù)仍然存在殘余的頻偏。殘余頻偏可以利用數(shù)據(jù)幀內(nèi)插入的BPSK導(dǎo)頻,利用判決反饋環(huán)算法[15]進(jìn)行跟蹤補(bǔ)償,實(shí)現(xiàn)接收信號(hào)低信噪比情況下的載波同步,實(shí)現(xiàn)框圖如圖3所示。

      圖3 載波同步實(shí)現(xiàn)

      假設(shè)信號(hào)經(jīng)過理想定時(shí)同步,無碼間串?dāng)_,則存在頻偏和相偏的幀頭數(shù)據(jù)可以表示為:

      rk=akej(2πΔfkT+θ)+nk,

      (1)

      (2)

      (3)

      估計(jì)分辨率由FFT運(yùn)算的點(diǎn)數(shù)決定,在幀頭符號(hào)確定情況下,可以通過補(bǔ)0的方法提高FFT估計(jì)的分辨率[16]。

      幀頭為144個(gè)符號(hào),對(duì)其補(bǔ)0做8 192點(diǎn)的FFT變換,則其估計(jì)分辨率為1/8 192,進(jìn)行頻偏補(bǔ)償后的歸一化殘余頻偏小于1/16 384,經(jīng)過校頻之后,利用幀內(nèi)插入的導(dǎo)頻,采用判決反饋環(huán)路對(duì)殘余的頻偏進(jìn)行跟蹤補(bǔ)償[17]。

      2.3 信號(hào)均衡

      高符號(hào)速率信號(hào)在帶限信道中傳輸時(shí),存在碼間串?dāng)_[18]現(xiàn)象,造成傳輸誤碼率的提高。碼間串?dāng)_主要來源于信號(hào)傳輸群時(shí)延不理想、傳輸信號(hào)幅度不平衡和下變頻模塊帶來的IQ不平衡。考慮信道的影響因素,本文采用基于最小均方誤差算法的線性均衡器,對(duì)同步后的信號(hào)進(jìn)行均衡補(bǔ)償。為了消除IQ正交不平衡[19]的影響,在進(jìn)行誤差運(yùn)算時(shí),將IQ兩路均衡后的數(shù)據(jù)同時(shí)引入誤差運(yùn)算模塊與理想的星座點(diǎn)進(jìn)行硬判決比較,實(shí)現(xiàn)框圖如圖4所示。

      經(jīng)過調(diào)試,濾波器采用33階FIR濾波器實(shí)現(xiàn),濾波器的抽頭量化為16位,利用輸入信號(hào)和判決后的誤差控制濾波器的抽頭調(diào)整,實(shí)現(xiàn)自適應(yīng)均衡。

      圖4 均衡實(shí)現(xiàn)框圖

      3 性能測(cè)試

      采用VHDL語言[20]對(duì)上述設(shè)計(jì)進(jìn)行實(shí)現(xiàn),并加載到硬件平臺(tái)。在L頻段,搭建測(cè)試環(huán)境對(duì)高速解調(diào)器進(jìn)行誤碼率性能測(cè)試。設(shè)備測(cè)試框圖如圖5所示。任意波形發(fā)生器產(chǎn)生測(cè)試用的中頻信號(hào),中頻1.2 GHz,符號(hào)速率930 MS/s,調(diào)制方式16APSK,通過調(diào)節(jié)寬帶噪聲源設(shè)置,施加不同強(qiáng)度的噪聲,經(jīng)過高速解調(diào)器解調(diào)輸出后送誤碼儀測(cè)試,獲得不同信噪比下的誤碼率性能。解調(diào)性能測(cè)試結(jié)果如圖6所示。從測(cè)試性能曲線可以看出,在誤碼率為1×10-7時(shí)解調(diào)器的解調(diào)損失小于1 dB。

      圖5 設(shè)備測(cè)試框圖

      圖6 解調(diào)性能測(cè)試結(jié)果

      4 結(jié)束語

      本文在綜合分析信號(hào)模型和硬件實(shí)現(xiàn)難度的基礎(chǔ)上,設(shè)計(jì)了中頻模擬下變頻和基帶采樣的實(shí)現(xiàn)方案。此方案降低了對(duì)AD芯片采樣頻率的要求。由于碼間串?dāng)_造成接收信噪比降低,采用Gardner環(huán)實(shí)現(xiàn)時(shí)鐘同步;載波同步利用數(shù)據(jù)的幀頭和導(dǎo)頻,采用開環(huán)估計(jì)和閉環(huán)跟蹤實(shí)現(xiàn)載波同步,使解調(diào)器在接收信號(hào)惡化的情況下正常工作。采用最小均方誤差線性均衡器消除碼間串?dāng)_,提高誤碼率性能。經(jīng)過測(cè)試,設(shè)計(jì)實(shí)現(xiàn)的高速解調(diào)器可以實(shí)現(xiàn)符號(hào)速率為930 MS/s的16APSK信號(hào)的解調(diào),在誤碼率為1×10-7時(shí)解調(diào)損失小于1 dB,滿足實(shí)際工程需要。

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