(廈門海洋學(xué)院 信息技術(shù)系，福建 廈門 361000)

0 引言

MCU存儲器即為微控制單元存儲器，該存儲器芯片不但可以集成計算機中的CPU，也可以集成與外部直接通信的多種接口，比如串行外設(shè)接口spi。MCU存儲器是一種在外部同步控制條件下實現(xiàn)數(shù)據(jù)讀寫與存儲的，需要不斷刷新地址才能允許用戶訪問[1]。由于各種處理器工作頻率加快，使存儲器讀寫與存儲性能成為了約束存儲器性能的主要原因[2]。對于人們應(yīng)用需求的不斷變化和協(xié)議不斷升級，MCU存儲器的雙倍存儲速率成為了當(dāng)下最重要的存儲工具，利用該存儲器不但能夠提高存儲速率，還能減少人工勞動力，但同時對于速率的不精準(zhǔn)控制問題也逐漸凸顯出來。采用傳統(tǒng)控制技術(shù)存在控制精準(zhǔn)度低的問題，不能滿足實際存儲過程中對于雙倍速率精準(zhǔn)控制的需求，為此，提出了基于擬合的存儲雙倍速率速率精確控制技術(shù)。

1 基于擬合的存儲雙倍速率速率精確控制技術(shù)

對于MCU存儲器雙倍速率精確控制設(shè)計思想如下：

首先采用分時加載存儲技術(shù)對MCU存儲器的存儲數(shù)據(jù)進行擬合，然后設(shè)置MCU存儲器控制性能，并對雙倍存儲速率控制下達指令，最后在Xscale處理器上對存儲速率進行精確校正[3]。

1.1 存儲數(shù)據(jù)擬合

對K9K8G08UOA型號的MCU存儲器芯片進行操作時，編程會消耗大量時間，若想控制存儲速率需從兩個方面展開研究[4]。一是對多個芯片并行的存儲器進行數(shù)據(jù)存儲，二是將編程所消耗的時間充分利用，采用分時加載存儲技術(shù)計算存儲速度：

(1)

公式(1)中：m1為存儲的數(shù)據(jù)量；m2為并行操作芯片數(shù)量；n1為流水級數(shù)；n2為分時級數(shù)；t為加載時間，由公式(1)可獲取MCU存儲器單倍存儲速率，將該速率乘以2，即為雙倍存儲速率。

根據(jù)上述獲取的雙倍存儲速率，使用主頻率為500 MHz的IX P2400的微引擎所發(fā)送的存儲指令作為一個時鐘周期，可滿足測試流量對存儲速率精準(zhǔn)度的需求[5]。數(shù)據(jù)幀結(jié)構(gòu)包括幀首部、數(shù)據(jù)幀和循環(huán)冗余校驗三部分，其中幀首部是由一個前同步碼7字節(jié)和幀開始符1字節(jié)、源物理6字節(jié)、目的物理6字節(jié)組成的；數(shù)據(jù)幀是由長度為50-1500字節(jié)組成的；循環(huán)冗余校驗是由長度為4字節(jié)校驗結(jié)果組成的[6]。不同幀數(shù)之間的連接至少需要12字節(jié)的信息數(shù)據(jù)，分時加載存儲技術(shù)的實現(xiàn)關(guān)鍵在于能夠使用擬合方法準(zhǔn)確推算出數(shù)據(jù)存儲速率。因此，需對存儲器中的并行總線進行分析，采用分時加載存儲技術(shù)對MCU存儲器的存儲數(shù)據(jù)進行擬合。

1.1.1 并行總線

在MCU存儲器中實行并行總線方式，能夠拓寬數(shù)據(jù)總線的寬度，進而方便海量數(shù)據(jù)的存儲。該拓寬方式是將m2片的并行操作芯片組成一個長為m2，寬為8的存儲模塊，該模塊用來存儲具有相同地址的信號。將這個模塊當(dāng)作一個完整的存儲器模式完成操作，并對不同數(shù)據(jù)進行加載[7]。經(jīng)過加載后的數(shù)據(jù)存儲量為原始單片芯片存儲的m2倍，存儲速度也是原始數(shù)據(jù)存儲速度的m2倍。

根據(jù)上述并行原理，將2片芯片組成一個存儲模塊，該模塊可存儲來自同一發(fā)送源的同址信號數(shù)據(jù)，經(jīng)過數(shù)據(jù)加載，存儲器的容量為原始容量的2倍，那么存儲速率也為原始數(shù)據(jù)速率速度的2倍。

1.1.2 分時加載存儲技術(shù)

根據(jù)上述存儲器中的并行總線方式，拓寬數(shù)據(jù)總線寬度，并采用分時加載存儲技術(shù)對數(shù)據(jù)加載和編程進行擬合，具體擬合過程如下所示：

同時加載第一組的每一個芯片上的數(shù)據(jù)，使得經(jīng)過加載后的數(shù)據(jù)能夠同時進入到編程階段；再對第二組芯片上的數(shù)據(jù)同時加載，使得第二組經(jīng)過加載后的數(shù)據(jù)也能夠同時進入到編程階段；之后再對第三組芯片上的數(shù)據(jù)進行加載并自動編程，如此循環(huán)，直至完成最后一組的數(shù)據(jù)加載[8]。當(dāng)最后一組數(shù)據(jù)完成加載時，需及時判斷第一組編程是否結(jié)束，如果沒有結(jié)束，那么存儲過程需持續(xù)進行；如果結(jié)束，需立即再次加載并自動編程，形成分時加載存儲的擬合狀態(tài)。存儲模塊數(shù)量就是分時加載存儲的級數(shù)，對于該級數(shù)的確定需先充分考慮存儲器的連續(xù)加載方式，當(dāng)最后一個模塊完成數(shù)據(jù)加載時，第一組的編程也呈現(xiàn)結(jié)束等待狀態(tài)，那么對于第一組數(shù)據(jù)的再次加載并自動編程就無需等待直接進行[9]。如果第一組芯片上的數(shù)據(jù)加載與編程的總時間超過最后一組數(shù)據(jù)加載時間，那么第一組直接進行編程等待階段，不能實現(xiàn)連續(xù)性的分時加載，因此，為了實現(xiàn)連續(xù)性的分時加載存儲數(shù)據(jù)的擬合，需規(guī)定分時加載存儲時間：若要滿足連續(xù)性的分時加載存儲擬合要求，分時加載等級所耗費的時間應(yīng)大于各個模塊的編程時間，只有這樣才能滿足連續(xù)存儲要求[10]。以8級分時為例，根據(jù)上述內(nèi)容設(shè)計連續(xù)性的分時加載數(shù)據(jù)擬合流程，如圖1所示。

圖1 分時加載數(shù)據(jù)擬合流程

由圖1可知：采用分時加載存儲技術(shù)節(jié)省了大量編程時間，并極大的提高了存儲速度，有效實現(xiàn)了分時加載存儲數(shù)據(jù)的擬合，符合存儲數(shù)據(jù)的函數(shù)關(guān)系，方便控制指令的下達。

1.2 控制指令設(shè)置

針對控制指令的設(shè)置需先對MCU存儲器控制性能進行規(guī)定：

配置突發(fā)數(shù)據(jù)長度成2的倍數(shù)增加，并對物質(zhì)數(shù)字識別號碼等待時間按照雙倍速率同步動態(tài)隨機存儲要求進行設(shè)置。模式寄存器可用LOAD_MR來表示；自動刷新可用AUTO_REFRESH來表示；在接口處采用100 MHz的雙倍數(shù)據(jù)存儲速率，提供物質(zhì)數(shù)字識別號碼之間的零時鐘偏移信息[11]。

根據(jù)控制性能，對雙倍存儲速率控制下達指令：

1)按照磁共振波普學(xué)原理設(shè)置數(shù)據(jù)寄存模式，方便確定存儲器的地址延遲和突發(fā)長度等模式，激活腳本程序代碼指令所對應(yīng)的地址，同時將行地址輸入進去，再通過一一對應(yīng)選擇規(guī)則將列地址輸入進去。將行、列地址數(shù)據(jù)進行讀出或?qū)懭?，待讀寫操作完成之后，使用預(yù)編譯頭文件命令終止操作。

2)設(shè)置空操作指令為：u_and=00001；

3)根據(jù)空存儲操作指令，設(shè)置數(shù)據(jù)寄存指令：u_and=00001；u_addr[2:0]=數(shù)據(jù)突發(fā)長度(01…>2.01…>4.01…>8)，u_addr[3:2]= 地址延遲(01…>2.01…>2.50…>3)，u_addr[0:0]=0；

4)程序?qū)⒆詣铀⑿掠嫈?shù)器在管理隊列中的地址，按照14.61微秒的速度進行刷新；

5)設(shè)置自動預(yù)充寫：u_and=00101，突發(fā)長度停止增長：u_and=10000，列地址為：S8=1；

6)設(shè)置自動預(yù)充讀：u_and=00102，突發(fā)長度停止增長：u_and=10000，列地址為：S8=2。

根據(jù)該控制指令分別對分時存儲和空存儲操作進行精確校正。

1.3 精確校正

為了降低分時存儲和空存儲操作在存儲速率上所帶來的誤差，需在Xscale處理器上對存儲速率進行精確校正。

1.3.1 分時存儲操作校正

分時存儲操作是以存儲器中的并行總線方式拓寬數(shù)據(jù)總線寬度的，并以此為基礎(chǔ)實現(xiàn)數(shù)據(jù)加載和編程的擬合，若要滿足連續(xù)性的分時加載存儲擬合要求，分時加載等級所耗費的時間應(yīng)大于各個模塊的編程時間，只有這樣才能滿足連續(xù)存儲要求。但是該過程存在網(wǎng)絡(luò)包較長，容易造成數(shù)據(jù)存儲速率控制結(jié)果出現(xiàn)誤差，為了降低該部分的誤差，需對每個網(wǎng)絡(luò)包傳遞之間產(chǎn)生的時延誤差進行校正。

選擇一個分時存儲操作循環(huán)作為數(shù)據(jù)包與數(shù)據(jù)包之間的傳輸時延，設(shè)Total+1表示存儲速率降低、Total-1表示存儲速率上升。以8個分時存儲操作循環(huán)為例，設(shè)定存儲速率誤差為S，速率上升或降低情況如下所示：

當(dāng)S≥8時，存儲速率表現(xiàn)為Total+8；

當(dāng)1≤S<8時，存儲速率表現(xiàn)為Total+1；

當(dāng)-1≤S≤0時，存儲速率表現(xiàn)為Total-1；

當(dāng)S≤-8時，存儲速率表現(xiàn)為Total-8；

根據(jù)存儲速率表現(xiàn)形式，對最后一個模塊完成數(shù)據(jù)加載以及第一組數(shù)據(jù)再次加載并自動編程過程進行校正，可縮小該過程中數(shù)據(jù)包與數(shù)據(jù)包之間的傳輸時延，從而降低數(shù)據(jù)存儲速率出現(xiàn)的誤差，從一定程度上彌補了分時存儲操作存在誤差的缺點。

1.3.2 空存儲操作校正

空操作指的是執(zhí)行程序無法找到請求操作指令時，需定位到控制指令中來執(zhí)行，利用該指令有效控制存儲速率。由于在執(zhí)行空操作時受到干擾信號影響，導(dǎo)致數(shù)據(jù)存儲速率控制結(jié)果出現(xiàn)誤差，為了降低該部分的誤差，需對干擾環(huán)境中產(chǎn)生的誤差進行精確校正。

采用二分法實現(xiàn)在干擾信號影響下的數(shù)據(jù)存儲雙倍速率的精確校正，具體流程如下所示：

設(shè)H1為空操作最大循環(huán)次數(shù)；H2為空操作最小循環(huán)次數(shù)；V存為數(shù)據(jù)存儲速率，單位為bps；S為實際操作允許的誤差數(shù)值，統(tǒng)計單位時間內(nèi)的并行微引擎的數(shù)據(jù)包存儲數(shù)量，即為存儲器實際存儲的速率?？詹僮髌骄h(huán)次數(shù)為：

(2)

實際存儲速率測試函數(shù)為：

f=V存-t(H)

(3)

計算空操作平均循環(huán)次數(shù)H大小，將H代入公式(3)中，判斷函數(shù)數(shù)值大小。如果函數(shù)數(shù)值大于實際操作允許的誤差S，那么空操作最小循環(huán)次數(shù)H2與平均循環(huán)次數(shù)H大小一致；如果函數(shù)數(shù)值小于等于實際操作允許的誤差S，那么空操作最大循環(huán)次數(shù)H1與平均循環(huán)次數(shù)H大小一致。根據(jù)該操作調(diào)整實際存儲速率大小，能夠減小干擾信號帶來的誤差，及時校正空存儲操作對存儲速率控制所產(chǎn)生的誤差問題。

計算存儲速度，獲取雙倍存儲速率。實行并行總線方式，拓寬數(shù)據(jù)總線寬度，方便海量數(shù)據(jù)存儲。采用分時加載存儲技術(shù)對數(shù)據(jù)加載和編程進行擬合，有效實現(xiàn)了分時加載存儲數(shù)據(jù)的擬合，符合存儲數(shù)據(jù)的函數(shù)關(guān)系，方便控制指令的下達。設(shè)置MCU存儲器控制性能，并對雙倍存儲速率控制下達指令，根據(jù)該控制指令分別對分時存儲和空存儲操作進行精確校正，進而實現(xiàn)MCU存儲器雙倍速率的有效控制。

2 實驗

針對基于擬合的存儲雙倍速率精確控制技術(shù)有效性設(shè)計了實驗，實驗環(huán)境如表1所示。

在Xscale處理器上設(shè)定預(yù)期存儲速率，通過測試實際存儲速率來分析控制精準(zhǔn)度大小。將控制指令混亂、傳輸延遲和信號干擾情況作為指標(biāo)對MCU存儲器雙倍速率精確控制進行實驗驗證。

表1 實驗環(huán)境設(shè)置

2.1 控制指令混亂

控制指令也被稱為轉(zhuǎn)移指令，程序接收到某個執(zhí)行指令時，通常會出現(xiàn)幾種不同的結(jié)果，此時程序必須選擇一條指令執(zhí)行，根據(jù)不同指令要求改變程序執(zhí)行結(jié)果。一旦在MCU存儲器中出現(xiàn)控制指令混亂現(xiàn)象，那么存儲速率的控制也將受到影響，為了使驗證結(jié)果更加可靠，將傳統(tǒng)控制技術(shù)與基于擬合的控制技術(shù)進行對比，結(jié)果如圖2所示。

圖2 兩種技術(shù)在控制指令混亂情況下精準(zhǔn)度對比結(jié)果

由圖2可知：當(dāng)可執(zhí)行指令數(shù)量為10時，傳統(tǒng)控制技術(shù)精準(zhǔn)度為56%，當(dāng)可執(zhí)行指令數(shù)量為56時，傳統(tǒng)控制技術(shù)精準(zhǔn)度為2%；當(dāng)可執(zhí)行指令數(shù)量為48時，基于擬合的控制技術(shù)精準(zhǔn)度達到最高為98%，當(dāng)可執(zhí)行指令數(shù)量為41時，基于擬合的控制技術(shù)精準(zhǔn)度達到最低為25%。由此可知，控制指令混亂對存儲雙倍速率控制準(zhǔn)確性具有嚴(yán)重影響，尤其是對傳統(tǒng)技術(shù)影響最大。由于基于擬合控制技術(shù)中含有空操作和分時存儲操作，能夠改善指令混亂問題，因此，控制指令混亂對基于擬合的控制技術(shù)影響效果較小。

2.2 傳輸延遲

在存儲過程中出現(xiàn)傳輸延遲，容易導(dǎo)致信號響應(yīng)慢、數(shù)據(jù)接收不及時。一旦在MCU存儲器中出現(xiàn)傳輸延遲現(xiàn)象，那么存儲速率的控制也將受到影響，為了使驗證結(jié)果更加可靠，將傳統(tǒng)控制技術(shù)與基于擬合控制技術(shù)在傳輸出現(xiàn)延遲情況下，對控制精準(zhǔn)度對比結(jié)果進行分析，如表2所示。

表2 兩種控制技術(shù)在傳輸延遲下精準(zhǔn)度對比結(jié)果

表2中“—”代表出現(xiàn)延遲，對比兩種控制技術(shù)發(fā)現(xiàn)，當(dāng)信號響應(yīng)出現(xiàn)延遲時，傳統(tǒng)控制技術(shù)比基于擬合控制技術(shù)精準(zhǔn)度要低10%；當(dāng)數(shù)據(jù)接收出現(xiàn)延遲時控制精準(zhǔn)度最小，基于擬合控制技術(shù)比傳統(tǒng)控制技術(shù)評估精準(zhǔn)度高8%；當(dāng)存儲過程出現(xiàn)延遲時控制精準(zhǔn)度最大，傳統(tǒng)控制技術(shù)比基于擬合控制技術(shù)精準(zhǔn)度要低21%。由此可知，傳輸延遲對傳統(tǒng)控制技術(shù)影響效果較大，使用擬合控制技術(shù)精準(zhǔn)度較高。

2.3 信號干擾

在實際生活中，出現(xiàn)信號干擾問題嚴(yán)重影響存儲器的數(shù)據(jù)存儲，導(dǎo)致存儲速率受影響，針對信號干擾對技術(shù)準(zhǔn)確性影響需將傳統(tǒng)控制技術(shù)與基于擬合控制技術(shù)進行對比，結(jié)果如圖3所示。

圖3 兩種技術(shù)在信號干擾情況下控制精準(zhǔn)度對比結(jié)果

由圖3可知：初始兩種控制技術(shù)精準(zhǔn)度分別為60%和90%，當(dāng)信號干擾強度增加到50 Hz時，傳統(tǒng)技術(shù)控制精準(zhǔn)度與擬合技術(shù)精準(zhǔn)度持續(xù)下降，分別達到55%和78%。隨著信號干擾強度增加，兩種控制技術(shù)精準(zhǔn)度呈折線形式下降，最終降為38%和45%。但在實際存儲過程中，存儲器最多能抵抗300 Hz強度的信號干擾，為此，在該條件下，采用擬合技術(shù)能夠使控制精準(zhǔn)度最低達到60%。由此可知，在實際生活中，信號干擾對傳統(tǒng)控制技術(shù)影響效果較大，使用擬合控制技術(shù)精準(zhǔn)度較高。

根據(jù)上述實驗內(nèi)容，可得出實驗結(jié)論：

1)針對控制指令混亂問題，采用擬合控制技術(shù)，最高與最低控制精準(zhǔn)度分別為98%和25%；而采用傳統(tǒng)控制技術(shù)，最高與最低控制精準(zhǔn)度分別為82%和2%。

2)針對傳輸延遲問題，采用擬合技術(shù)比傳統(tǒng)技術(shù)在信號響應(yīng)、數(shù)據(jù)接收與存儲延遲過程中控制精準(zhǔn)度要高。

3)針對信號干擾問題，兩種控制技術(shù)精準(zhǔn)度呈折線形式持續(xù)下降，但采用擬合技術(shù)控制精準(zhǔn)度依然比傳統(tǒng)控制精準(zhǔn)度高。

綜合上述內(nèi)容可知，基于擬合的存儲雙倍速率精確控制技術(shù)使用效果較好，精準(zhǔn)度較高。

3 結(jié)束語

針對MCU存儲器存儲雙倍速率控制問題，提出了基于擬合的存儲雙倍速率精確控制技術(shù)，根據(jù)對該控制技術(shù)的深入研究，解決了控制指令混亂、傳輸延遲和信號干擾等問題。使用該技術(shù)的創(chuàng)新點是采用分時加載存儲方法對數(shù)據(jù)加載和編程進行擬合，方便控制指令的下達，并根據(jù)MCU存儲器控制性能，完成控制指令精確校正，從而實現(xiàn)MCU存儲器雙倍速率的有效控制。雖然該技術(shù)在實驗室中得到了驗證，但是相對外界惡劣條件下依然可以保持這樣性能還有待考察，因此，在下一步工作中應(yīng)進行外界現(xiàn)場實驗，保證該技術(shù)的穩(wěn)定性能。