張園園，吳 寧，周 磊，周 芳，葛 芬

(1. 南京航空航天大學 電子信息工程學院,江蘇 南京 211106；2. 揚州大學 信息工程學院,江蘇 揚州 225127)

0 引言

高精度同步時鐘裝置在電力系統(tǒng)故障錄波、靶場時統(tǒng)和地震監(jiān)測等諸多測量系統(tǒng)中得到了廣泛的應用[1- 4]。該類裝置通常使用全球定位系統(tǒng)(GPS)接收機作為同步時鐘參考源，當GPS信號受到干擾而不穩(wěn)定時，使用高精度晶振進行本地守時[5]。目前，對于同步時鐘裝置的研究主要集中在對GPS秒脈沖隨機誤差和晶振頻率漂移的抑制[6]。文獻[7]中利用時間差預設補償法產(chǎn)生精度為300 ns的同步時鐘信號。文獻[8]中使用均值法抑制GPS秒脈沖的隨機誤差，產(chǎn)生精度為100 ns、守時漂移為500 ns/h的同步時鐘信號。文獻[9-12]根據(jù)數(shù)字鎖相環(huán)原理，通過對GPS秒脈沖的跟蹤鎖定，在本地維持一個接近理想秒脈沖的同步信號，從而實現(xiàn)高精度同步時鐘信號的產(chǎn)生。現(xiàn)有的同步時鐘裝置設計方案在精度上已達到較高的水平，但仍存在著一些不足，如通過較高的現(xiàn)場可編程門陣列(FPGA)主頻提高同步時鐘精度，導致所設計的系統(tǒng)無法滿足時序約束，抗干擾能力低，難以實用[13]；采用FPGA+CPU的硬件設計架構(gòu)，增加了系統(tǒng)的硬件復雜度和設計成本，缺乏通用性。

近年來，隨著PULPino、Rocket等一批性能優(yōu)異的開源處理器的出現(xiàn)以及ARM公司對Cortex-M0和Cortex-M3內(nèi)核的免授權(quán)處理，基于開源處理器在FPGA中定制片上系統(tǒng)(SoC)已經(jīng)成為嵌入式系統(tǒng)一種新的設計模式[14]。這種設計可以融合FPGA和CPU各自的優(yōu)勢并有利于減小系統(tǒng)面積。同時，當芯片需求較大時，可直接將現(xiàn)有設計投入供專門應用的集成電路(ASIC)的生產(chǎn)，進一步提高性能。

本文首先通過對同步時鐘裝置守時誤差的分析研究，針對裝置中的測量誤差，提出一種可進一步提高守時精度的優(yōu)化設計方案。該方案使用內(nèi)插時鐘和多周期測量的方法降低GPS秒脈沖的周期測量誤差，對均值計算過程進行余數(shù)補償，消除計算誤差，最終實現(xiàn)高精度同步時鐘的生成。同時，根據(jù)基于開源處理器定制SoC的設計模式，將所設計的同步時鐘單元進行知識產(chǎn)權(quán)(IP)化，設計并實現(xiàn)一個具有APB總線接口的同步時鐘IP核，其能夠靈活地掛載在各個處理器內(nèi)核上，使設計的同步時鐘單元可應用于電力故障錄波、地震監(jiān)測等諸多系統(tǒng)，從而增加了同步時鐘單元的通用性，避免了重復開發(fā)。

1 同步時鐘守時誤差分析

當GPS接收機失步后，GPS秒脈沖的周期均值成為守時系統(tǒng)的唯一先驗信息，其與標準秒脈沖的誤差將直接決定系統(tǒng)的守時精度。設GPS接收機失步前GPS秒脈沖周期均值和理想秒脈沖之間存在大小為δ的偏差，則守時1 h后守時脈沖的誤差為3 600δ。由秒脈沖周期均值的計算原理可知，當硬件平臺選定后，偏差δ受GPS秒脈沖自身誤差Δgps、周期測量誤差Δcal、均值計算誤差Δavr和均值求取長度L的聯(lián)合影響。

1.1 平臺選型分析

高精度同步時鐘裝置選用不同的平臺架構(gòu)將對裝置的精度、體積和通用性產(chǎn)生較大影響。目前，高精度同步時鐘裝置的實現(xiàn)平臺主要有CPU、FPGA+CPU、FPGA和FPGA+軟核4種。基于CPU的時鐘同步裝置由于CPU執(zhí)行指令的不確定性，增加了時間測量的誤差；基于FPGA開發(fā)的同步時鐘裝置雖然精度較高但通用性差[15]；采用FPGA+CPU架構(gòu)設計的同步時鐘裝置，系統(tǒng)的硬件復雜度和設計成本都較高；FPGA+軟核架構(gòu)則充分融合了FPGA的高性能和CPU的通用性，能夠以較小的成本實現(xiàn)高精度時鐘同步，本文設計的同步時鐘裝置即采用該結(jié)構(gòu)。

1.2 GPS秒脈沖誤差分析

GPS接收機生成的秒脈沖信號與標準秒脈沖之間存在一定的隨機誤差Δgps，該誤差服從正態(tài)分布[15]，對于1個N點誤差樣本有：

(1)

其中，標準差σgps與所使用的GPS接收機有關[16]，通用型GPS接收機的σgps在40 ns左右，而部分授時型GPS接收機的σgps可低至20 ns左右，如NEO-6M型GPS接收機的σgps為30 ns，本系統(tǒng)采用的UM220-ⅢGPS接收機的σgps為20 ns。

GPS秒脈沖的隨機誤差將會影響系統(tǒng)對晶振頻率的估計，從而導致在守時階段同步時鐘產(chǎn)生較大的偏移。

1.3 測量誤差分析

同步時鐘裝置測量誤差主要由GPS秒脈沖周期測量誤差和秒脈沖周期均值計算誤差兩部分構(gòu)成。由于GPS接收機輸出的秒脈沖相對于FPGA時鐘為一個異步信號，如果直接使用FPGA時鐘對GPS秒脈沖信號進行邊沿檢測，那么會產(chǎn)生一個服從U(0，T)分布的邊沿檢測誤差。根據(jù)均勻分布的和差公式可知，該測量方法引入的GPS秒脈沖周期測量誤差概率密度函數(shù)為：

(2)

其中，T為FPGA時鐘周期。根據(jù)GPS秒脈沖周期測量誤差的概率密度可計算GPS秒脈沖周期測量誤差的標準差σcal為：

(3)

GPS秒脈沖周期均值計算單元是同步時鐘裝置的重要組成部分，用于計算GPS秒脈沖信號周期的算術平均值，減少秒脈沖周期隨機誤差對守時精度的影響。已有設計通常對均值計算的余數(shù)進行四舍五入，這在GPS秒脈沖周期均值中引入了服從在(-0.5/T，0.5/T)上均勻分布的測量誤差。該誤差的標準差σavr為：

(4)

在目前的同步時鐘裝置設計過程中，GPS秒脈沖周期測量誤差和秒脈沖周期均值計算誤差通常會被忽略，但當守時精度不斷提高后，GPS秒脈沖周期測量誤差在守時誤差中所占比重逐漸升高，已成為制約同步時鐘裝置守時精度進一步提高的一大阻礙。

1.4 守時誤差分析

根據(jù)統(tǒng)計學中的中心極限定理，從一個方差為σ2的樣本容器中以長度L進行均值求取，當L足夠大時樣本的算數(shù)平均值近似滿足方差為σ2/L的正態(tài)分布，可得到δ的標準差σkeep如式(5)所示。

(5)

將1.1與1.2節(jié)中計算得到的各誤差結(jié)果代入式(5)，得到：

(6)

2 同步時鐘單元優(yōu)化設計與實現(xiàn)

2.1 守時精度優(yōu)化方案

根據(jù)對同步時鐘守時誤差的分析，從降低GPS秒脈沖周期測量誤差的角度，提出了一種優(yōu)化設計方案以提高同步時鐘裝置的守時精度。該方案使用長時間均值求取抑制GPS秒脈沖隨機誤差Δgps，通過內(nèi)插時鐘來降低秒脈沖測量時的量化誤差Δcal，同時修正均值余數(shù)以消除計算誤差Δavr。

(7)

由于在周期測量過程中對秒脈沖的周期進行了以8 s為單位的平均值計算，所以GPS秒脈沖隨機誤差的標準差變?yōu)椋?/p>

(8)

(9)

結(jié)合1.4節(jié)分析，將所提出的優(yōu)化方案與文獻[8]中的均值法進行對比。文獻[8]中均值法的步驟如下：

a. 對GPS秒脈沖周期測量值進行16個周期的均值計算；

b. 將步驟a計算得到的均值與最新一個GPS秒脈沖周期求平均；

c. 將步驟b得到的計算結(jié)果進行L次平均，作為GPS失步后的系統(tǒng)秒脈沖周期。

(10)

GPS秒脈沖隨機誤差的標準差可表示為：

(11)

(12)

對本文所提出的優(yōu)化方案、傳統(tǒng)守時方案和文獻[6]中的均值法方案進行守時性能對比，為便于直觀比較，各表達式中的GPS秒脈沖誤差的標準差設為20 ns,時鐘周期T設為10 ns,均值長度L設為8 192 s，對比結(jié)果如表1所示。

表1 守時精度對比表Table 1 Comparison of time-keeping accuracy

由表1可知，本文設計的優(yōu)化方案可在較大程度上提高同步時鐘裝置的守時精度，在GPS失步后的1 h內(nèi)，理論上仍可維持300 ns的時鐘精度。

2.2 同步時鐘單元設計

根據(jù)本文提出的守時優(yōu)化方案，設計了一種高精度同步時鐘產(chǎn)生單元，其結(jié)構(gòu)如圖1所示。

圖1 高精度同步時鐘單元結(jié)構(gòu)Fig.1 Structure of synchronous clock unit with high precision

圖1所示的單元以恒溫晶振和GPS接收機作為參考時鐘，最終可輸出高精度秒脈沖信號和解碼GPS得到的時間信息。

2.2.1 GPS秒脈沖周期測量模塊

本文充分利用了FPGA中鎖相環(huán)的相位設定功能，采用時鐘內(nèi)插方法提高對GPS秒脈沖周期的測量精度。針對GPS秒脈沖進行8倍時鐘內(nèi)插周期測量的原理如圖2所示。

圖2 周期測量示意圖Fig.2 Schematic diagram of cycle measurement

利用鎖相環(huán)產(chǎn)生4路相位差為45°、占空比為50%的時鐘信號，使用4路時鐘的上下邊沿分別對GPS秒脈沖信號進行采樣，實現(xiàn)最大誤差為T/4的周期測量。本系統(tǒng)的時鐘周期T為10 ns，即秒脈沖周期測量引入的最大量化誤差為2.5 ns。

為了進一步降低GPS秒脈沖周期測量量化誤差對精度的影響，同時抑制GPS秒脈沖信號本身的隨機誤差，在周期測量時以8個GPS秒脈沖為單位進行多周期測量，則可將2.5 ns的量化誤差均分至8個周期，最大測量誤差降低至312.5 ps。使用該方法引入的量化誤差已遠小于GPS秒脈沖本身存在的隨機誤差，能夠在較大程度上提高GPS秒脈沖周期的測量精度。

2.2.2 周期均值計算模塊

同步時鐘單元中以8 192 s為長度對采集的GPS秒脈沖周期進行算數(shù)平均值的計算。由于測得的秒脈沖周期以32位無符號數(shù)進行保存，所以使用45位加法器進行8 192次累加即可實現(xiàn)均值求取，其中累加結(jié)果高32位為均值整數(shù)部分，低13位為均值小數(shù)部分。該方法占用邏輯資源小且計算精度高。

2.2.3 同步時鐘信號生成

同步時鐘單元共有GPS秒脈沖、輔助秒脈沖和守時秒脈沖3個同步時鐘信號，系統(tǒng)根據(jù)GPS是否失步選取其中1個信號作為高精度同步時鐘信號進行輸出。GPS接收機工作正常時直接將GPS秒脈沖信號作為同步時鐘進行輸出；當GPS接收機已失步但尚未被檢測到時，輔助秒脈沖信號將作為同步時鐘輸出；系統(tǒng)檢測到GPS失步時系統(tǒng)進入守時狀態(tài)，輸出守時秒脈沖信號。守時秒脈沖生成模塊結(jié)構(gòu)如圖3所示。

圖3 守時秒脈沖模塊結(jié)構(gòu)Fig.3 Structure of time-keeping pulse module

守時秒脈沖生成模塊以均值計算模塊得到的前8 192個GPS秒脈沖的周期均值為基準對鎖相環(huán)輸出的100 M時鐘進行計數(shù)，從而產(chǎn)生守時秒脈沖信號。同時，對均值計算產(chǎn)生的余數(shù)進行累加，利用累加進位信號對閾值進行補償，從而消除均值除法計算產(chǎn)生的誤差。

2.3 基于APB總線的通用同步時鐘IP核設計

同步時鐘裝置被廣泛應用于電力錄波、靶場時統(tǒng)和地震監(jiān)測等系統(tǒng)，本文對同步時鐘生成功能進行IP化，使用標準的片上總線作為IP核的交互配置通道，使得設計的高精度同步時鐘單元具有良好的可重用性，能夠滿足多種系統(tǒng)的時鐘同步需求。

基于高精度同步時鐘單元設計的具有APB總線接口的IP核可直接應用于具有APB總線的SoC，并可通過橋接掛載在AHB和AXI等片上總線。所設計的高精度同步時鐘IP核整體結(jié)構(gòu)如圖4所示。

圖4 高精度同步時鐘IP核結(jié)構(gòu)圖Fig.4 Structure of synchronous clock IP core with high precision

同步時鐘IP核由高精度同步時鐘單元、系統(tǒng)時間生成單元、SoC中斷生成單元和總線接口單元組成。系統(tǒng)時間生成單元根據(jù)提取到的GPS時間信息和每秒脈沖數(shù)(PPS)信號維持穩(wěn)定的系統(tǒng)時間。高精度同步時鐘單元為系統(tǒng)提供脈寬可配置的高精度脈沖信號，當GPS信號丟失時維持同步脈沖信號的精度。中斷生成單元可根據(jù)系統(tǒng)配置產(chǎn)生秒中斷、分中斷、時中斷和鬧鈴中斷?？偩€接口單元支持APB總線，系統(tǒng)可對掛載在總線上的同步時鐘IP進行數(shù)據(jù)交互和參數(shù)配置。

3 驗證平臺構(gòu)建與測試

3.1 同步時鐘IP核驗證平臺構(gòu)建

基于ARM Cortex-M0內(nèi)核在FPGA上設計一個具有高精度同步時鐘生成功能的SoC。所構(gòu)建的SoC由Cortex-M0內(nèi)核、2 kB只讀存儲器(ROM)、8 kB 隨機存取存儲器(RAM)、通用異步收發(fā)傳輸器(UART) IP、高精度同步時鐘IP和總線控制器組成，其結(jié)構(gòu)如圖5所示。

圖5 SoC結(jié)構(gòu)圖Fig.5 Structure of SoC

FPGA選用Cyclone IV EP4CE115型，開發(fā)語言為Verilog，ARM軟件開發(fā)環(huán)境使用MDK5，SoC外接UM220-III GPS接收機和10 MHz恒溫晶振。

SoC中的 2 kB ROM用于程序存儲，8 kB RAM作為堆?？臻g，UART作為測試接口。各模塊地址分布如表2所示。

3.2 同步時鐘IP核性能測試

同步時鐘裝置的性能可由隨機誤差和守時誤差兩部分進行衡量?；谠贔PGA上構(gòu)建的具有同步時鐘生成功能的SoC，對所設計的高精度同步時鐘單元進行性能測試。測試系統(tǒng)記錄同步時鐘的周期并用串口進行輸出，用于分析同步時鐘的隨機誤差。在完成8 192 s的同步后，斷開GPS接收機與FPGA的連接，使用高精度示波器觀測守時階段同步時鐘信號和GPS秒脈沖信號的誤差。

表2 SoC地址空間分布表Table 2 SoC address space mapping

GPS隨機誤差測試過程共重復3次，每次采集8 000個同步時鐘周期樣本，通過計算誤差的概率密度，得到圖6所示的概率密度曲線。由圖6可知，同步時鐘隨機誤差的概率密度符合正態(tài)分布的基本特征，同步時鐘隨機誤差的方差為2.93，置信度99%的置信區(qū)間為[-5.14，5.14]ns。

圖6 同步時鐘隨機誤差概率密度曲線Fig.6 Curve of random error probability density of synchronous clock

利用高精度示波器測量守時誤差，每20 min記錄一次守時誤差，每次守時持續(xù)1 h。為避免偶然性，共計進行5次守時誤差測量，測量結(jié)果如表3所示。

表3 守時誤差測量結(jié)果Table 3 Measured results of time-keeping error

由表3可知，基于守時優(yōu)化方案設計的高精度同步時鐘單元在GPS接收機失步后，能夠保持優(yōu)于300 ns/h的守時精度。

4 結(jié)論

本文通過對同步時鐘裝置測量誤差的分析研究，提出了一種提高守時精度的優(yōu)化方案，根據(jù)該優(yōu)化方案設計并實現(xiàn)了一個具有APB總線接口的通用高精度同步時鐘IP核。在FPGA中構(gòu)建了以Cortex-M0為核心的SoC對IP核進行了性能測試。測試結(jié)果表明，本文設計的同步時鐘IP核所生成的秒脈沖精度優(yōu)于20 ns，在GPS失步1 h內(nèi)仍可保持300 ns/h的守時精度，滿足電力錄波、靶場時統(tǒng)和地震監(jiān)測等系統(tǒng)的同步需求。同時，本文所設計的具有APB總線接口的同步時鐘IP核也具有很強的通用性，可以靈活地應用于多種測量系統(tǒng)，符合嵌入式系統(tǒng)的發(fā)展潮流，具有良好的應用前景。