于東英，王才能，張 磊

（中國電子科技集團公司第三十研究所，四川 成都 610041）

0 引 言

2015年5月國務院印發(fā)《中國制造2025》，是全面提升中國制造業(yè)發(fā)展質(zhì)量和水平的重大戰(zhàn)略部署。2018年上半年美國商務部發(fā)布對中興通信的禁止出口令。2019年5月，美國政府宣布將華為列入“實體清單”。

一系類事件告訴我們，每個人應該樹立起各個關(guān)鍵領(lǐng)域應該具有自主可控的研發(fā)能力和產(chǎn)品的意識。對于我們電子通信從業(yè)者來說，芯片是我們的基礎(chǔ)，是我們表演的舞臺，必須加大力氣和精力來發(fā)展與支持國產(chǎn)芯片建立全產(chǎn)業(yè)鏈、增強其應用實踐。否則，就會面臨隨時受制于人的被動局面，使自己處于危險的境地。

由于電子通信行業(yè)的高速發(fā)展，對數(shù)據(jù)傳輸?shù)乃俾室笤絹碓礁?，千兆以太網(wǎng)口已經(jīng)成為通信設(shè)計中較常見的傳輸接口。在通信設(shè)計中，經(jīng)常采用的千兆以太網(wǎng)接口處理芯片和交換芯片以進口芯片為主。而本文在國產(chǎn)FPGA平臺上實現(xiàn)簡易的千兆以太網(wǎng)接口數(shù)據(jù)交互系統(tǒng)的設(shè)計與驗證。擺脫了對進口芯片的依賴。

1 國產(chǎn)FPGA平臺

本文采用的國產(chǎn)平臺為深圳市紫光同創(chuàng)電子有限公司提供的采用了完全自主產(chǎn)權(quán)體系結(jié)構(gòu)和主流的40 nm工藝高性能FPGA（PGT180H）[1]。此外，針對該芯片公司提供了自主開發(fā)套件。

該芯片邏輯資源豐富，并且內(nèi)置了數(shù)據(jù)傳輸速率高達6.375 Gb/s高速串行接口模塊，即HSST（High Speed Serial Transceiver）。此外，HSST還集成了豐富的物理層協(xié)議配置功能，可靈活應用于各種串行協(xié)議標準。該芯片具有3組HSST接口，每組支持四個全雙工收發(fā)通道，以滿足不同用戶的對高速串行接口的需求。

在IP core 方面，作者主要采用了廠家提供的基于IEEE802.3-2012標準設(shè)計的SGMII 1GbE IP[2]（簡稱SGMII core）和IEEE 802.3-2005標準設(shè)計的 10/100/1000M Ethernet MAC[3]（簡稱 MAC core）用于實現(xiàn)千兆以太網(wǎng)口SGMII接口模式下的數(shù)據(jù)接收和發(fā)送。

2 協(xié)議簡介

本文實現(xiàn)的千兆以太網(wǎng)數(shù)據(jù)交換的簡易系統(tǒng)，遵循TCP/IP協(xié)議和以太網(wǎng)的正式標準IEEE 802。

TCP/IP協(xié)議族劃分為5層包括物理層、數(shù)據(jù)鏈路層、網(wǎng)絡(luò)層、運輸層和應用層[4]。

本文主要涉及到的協(xié)議或數(shù)據(jù)傳輸結(jié)構(gòu)包括以太網(wǎng)幀結(jié)構(gòu)、網(wǎng)際協(xié)議、Internet控制報文協(xié)議（Internet Control Message Protocol，ICMP）、地址解析協(xié)議（Address Resolution Protocol，ARP）、反向地址轉(zhuǎn)換協(xié)議（Reverse Address Resolution Protocol，RARP）、傳輸控制協(xié)議 （Transmission Control Protocol，TCP）與戶數(shù)據(jù)報協(xié)議（User Datagram Protocol，UDP）等協(xié)議結(jié)構(gòu)。

由于網(wǎng)際協(xié)議、ICMP、ARP、RARP、TCP與UDP等協(xié)議及其數(shù)據(jù)傳輸結(jié)構(gòu)現(xiàn)在已經(jīng)比較成熟，在本文就不在進行詳述。

3 邏輯設(shè)計與實現(xiàn)

本文在國產(chǎn)FPGA內(nèi)置的高速串行接口模塊HSST的硬件基礎(chǔ)上，通過使用廠家提供的SGMII core與MAC core，實現(xiàn)SGMII接口的數(shù)據(jù)收發(fā)，并對接收到的數(shù)據(jù)進行簡單的協(xié)議判斷和區(qū)分，實現(xiàn)3路千兆以太網(wǎng)口之間的高速數(shù)據(jù)傳輸與交互。

3.1 設(shè)計方案

本文以三路千兆以太網(wǎng)為例，設(shè)計了該數(shù)據(jù)交互系統(tǒng)，主要包括4個部分：SGMII core與MAC core組成的以太網(wǎng)網(wǎng)口收發(fā)鏈路、config_module、rx_module與tx_module。各個模塊之間的互聯(lián)關(guān)系如圖1所示。

SGMII core：用于對HSST接口的配置，實現(xiàn)以太網(wǎng)SGMII接口。其工作模式有4種，包括SGMII模式、GE模式、Both GE and SGMII 模式和LoopBack模式。在本文的設(shè)計中選用的是SGMII模式。

MAC core：用于實現(xiàn)以太網(wǎng)的MAC層協(xié)議。速率配置為10/100/1000 Mbps自適應，自動填充CRC校驗以及全雙工使能模式。

config_modul模塊：用于對SGMII core與MAC core的使用模式以及速率等特性進行設(shè)置。

圖1 FPGA內(nèi)部設(shè)計

rx_module模塊：該模塊的功能是將通過SGMII core與MAC core接收到的數(shù)據(jù)依此存儲到FIFO組內(nèi)，并按照傳輸數(shù)據(jù)涉及到的協(xié)議，將所需的重要信息（如數(shù)據(jù)長度，目的IP，源IP以及該幀數(shù)據(jù)遵從的協(xié)議等）提取出來，寫入到與FIFO編號相對應地址的SDRAM內(nèi)。

tx_module模塊：該模塊的功能是依此讀取SDRAM內(nèi)各個地址上所存儲的信息，并依據(jù)這些信息將對應編號FIFO內(nèi)的數(shù)據(jù)按照MAC core用戶側(cè)時序的要求發(fā)送到相應的以太網(wǎng)收發(fā)鏈路上。

3.2 數(shù)據(jù)交互流程設(shè)計細節(jié)

本文以以太網(wǎng)口0向以太網(wǎng)口1和2發(fā)送數(shù)據(jù)為例，描述該交互系統(tǒng)的數(shù)據(jù)處理流程。

三個網(wǎng)口是否通過PHY芯片與外部交互，MAC core可以通過config_modul模塊來進行設(shè)置以滿足用戶的需求，在本文中所采用驗證系統(tǒng)是將FPGA輸出的SGMII接口差分對與外部的PHY芯片對接。千兆以太網(wǎng)數(shù)據(jù)交互流圖如圖2所示。

圖2 千兆以太網(wǎng)數(shù)據(jù)交互流圖

外部網(wǎng)口0輸入數(shù)據(jù)后，經(jīng)過SGMII core0與MAC core0的處理后生成8 bit寬度的數(shù)據(jù)流RXD0，該數(shù)據(jù)通過rx_logic_module進程中的內(nèi)部狀態(tài)機的判斷，寫入到FPGA內(nèi)部例化的相應的第X（0≤X≤n）個fifo內(nèi)（備注：三個網(wǎng)口接收到的數(shù)據(jù)根據(jù)狀態(tài)機的判斷，通過開始接收到數(shù)據(jù)的先后順序依次寫入到FPGA內(nèi)例化的n個fifo內(nèi)，默認從第0個fifo開始寫入，依次循環(huán)寫入）。在接收數(shù)據(jù)的同時，解析傳輸數(shù)據(jù)所遵從的各個通信協(xié)議，將數(shù)據(jù)長度、目的地址、源地址、目的IP，源IP、協(xié)議類型等所需要的有用信息拼接起來寫入到SDRAM的第X個地址上（備注：SDRAM的數(shù)據(jù)拼接內(nèi)容和寬度可以依據(jù)需求進行靈活變更）。

在本文示例中，接收到的數(shù)據(jù)遵從ARP與RARP協(xié)議時，數(shù)據(jù)長度默認為有效數(shù)據(jù)長度60字節(jié)加14字節(jié)的以太網(wǎng)幀頭，且只提取目的地址、源地址與協(xié)議類型等有效信息。其他協(xié)議類型均是依據(jù)協(xié)議格式提取數(shù)據(jù)長度、目的地址、源地址、目的IP，源IP、協(xié)議類型等所需要的有用信息。

當tx_module模塊中的logic_module進程依據(jù)MAC core用戶側(cè)時序?qū)⒌赮（0≤Y≤n）個fifo內(nèi)的數(shù)據(jù)發(fā)送完成時，發(fā)送狀態(tài)機將處于空閑狀態(tài)，此時tx_logice_module模塊中的讀取fifo的狀態(tài)機將會去讀取SDRAM第Y+1個地址內(nèi)存儲的信息，依據(jù)該信息判斷第Y+1個fifo內(nèi)的數(shù)據(jù)將發(fā)送到網(wǎng)口1或者網(wǎng)口2內(nèi)。Logic_module進程中發(fā)送數(shù)據(jù)時用戶側(cè)需要滿足的時序要求參見MAC core的用戶手冊。tx_module模塊讀取fifo內(nèi)的數(shù)據(jù)時，默認是從第0個fifo開始讀取，依次循環(huán)讀取數(shù)據(jù)。

3.3 驗證結(jié)果

本文將3個電腦終端通過3根網(wǎng)線連接到兩塊搭載有xilinx的XC7Z100芯片的測試板上，測試板通過連接器與搭載有國產(chǎn)FPGA（PGT180H）上的SGMII網(wǎng)口連接。兩塊測試板上的3個網(wǎng)口通過搭載有國產(chǎn)FPGA的板卡進行網(wǎng)口數(shù)據(jù)交互，進而取代交換芯片。

驗證過程主要是通過其中一臺電腦終端通過串口助手發(fā)送網(wǎng)口之間的ping指令，并收到對端的響應，顯示網(wǎng)口之間ping成功。在實際驗證環(huán)境中，設(shè)置一臺電腦的IP地址為192.168.3.6，另一臺電腦的IP地址為192.168.3.1。由IP地址為192.168.3.6的電腦發(fā)起對地址為192.168.3.1的ping指令，不間斷進行20次，結(jié)果顯示全部ping通。

此外為了驗證TCP、UDP等協(xié)議，還通過網(wǎng)口進行了幾十M大小的文件傳輸，傳輸過程中的SGMII core與MAC core用戶側(cè)的時序如圖3所示。

圖3 發(fā)送、接收時序圖

通過驗證我們發(fā)現(xiàn)，該系統(tǒng)可以進行網(wǎng)口的ping指令以及在不同網(wǎng)口之間進行正確的文件傳輸，證明了國產(chǎn)FPGA實現(xiàn)的千兆以太網(wǎng)口簡易交互系統(tǒng)的穩(wěn)定性和正確性。

4 結(jié) 語

在目前的國際形勢下，重要芯片的國產(chǎn)化勢在必行，千兆以太網(wǎng)口作為成熟的高速處理接口已經(jīng)被廣泛應用在各個領(lǐng)域，不可避免涉及到的網(wǎng)口之間的數(shù)據(jù)交互。本文在國產(chǎn)FPGA的平臺上，通過國內(nèi)自主研發(fā)的SGMII core與MAC core實現(xiàn)了千兆以太網(wǎng)口的設(shè)計以及網(wǎng)口之間的數(shù)據(jù)交互系統(tǒng)設(shè)計，并通過了傳輸大量數(shù)據(jù)來驗證其穩(wěn)定性和正確性。其可以廣泛應用于需要網(wǎng)口的小系統(tǒng)設(shè)計和具有多個網(wǎng)口的板間設(shè)計，進而取代與網(wǎng)口數(shù)據(jù)交互相關(guān)的進口芯片的依賴。