劉明鑫， 尹 亮， 汪學(xué)剛， 鄒 林

(1. 電子科技大學(xué)信息與通信工程學(xué)院， 四川成都 611731；2. 空軍裝備部駐武漢地區(qū)第三軍事代表室， 湖北武漢 430000)

0 引言

寬帶數(shù)字陣列雷達(dá)是在相控陣?yán)走_(dá)基礎(chǔ)上提高了信號帶寬與數(shù)字化水平的陣列雷達(dá)，由于其突出的潛在性能和功能，成為陣列雷達(dá)的發(fā)展方向之一，是最近一二十年雷達(dá)領(lǐng)域的研究熱點(diǎn)[1-4]。通常情況下采用增加陣列單元數(shù)的方法形成波束，以提高陣列雷達(dá)的角度分辨率。因此研究多通道情況下計(jì)算量較小、工程上易于實(shí)現(xiàn)的寬帶數(shù)字波束形成方法有利于減小寬帶數(shù)字陣列雷達(dá)的開發(fā)成本與風(fēng)險。

寬帶數(shù)字陣列波束形成方法可分為時域方法和頻域方法。目前時域方法主要包括基于拉伸處理的寬帶波束形成[1，5]、基于分?jǐn)?shù)延時的波束形成等方法[6-9]?；诶焯幚碇贿m用于線性調(diào)頻信號，基于分?jǐn)?shù)延時的波束形成方法一般在基帶實(shí)現(xiàn)，雖然理論上可以實(shí)現(xiàn)很高的延時精度和良好的波束形成性能，但需要計(jì)算各個通道的延時濾波器系數(shù)并通過硬件資源實(shí)現(xiàn)數(shù)字濾波器，因此計(jì)算量與資源消耗量仍較大。頻域方法則是通過分析濾波器組或離散傅里葉變換(DFT)將寬帶信號轉(zhuǎn)成為多個近似窄帶信號，再對各個近似窄帶信號分別進(jìn)行處理[10]，因此這種方法一般運(yùn)算量大、資源消耗高，在多通道條件下難以實(shí)時實(shí)現(xiàn)。另外，基于時域多抽頭延時的Frost陣方法雖發(fā)展較早，此方法在大寬帶信號條件下，所有通道都需要使用大階數(shù)濾波器，各濾波器系數(shù)計(jì)算運(yùn)算量巨大。

近些年數(shù)字處理器件，尤其是高性能模數(shù)轉(zhuǎn)換器(ADC)與大規(guī)?，F(xiàn)場可編程門陣列(FPGA)發(fā)展迅速。例如ADI公司AD轉(zhuǎn)換器AD9625能實(shí)現(xiàn)12 bit、2.5 GSPS模數(shù)轉(zhuǎn)換，其即將正式發(fā)布的ADC芯片AD9213最高轉(zhuǎn)換速率更是達(dá)到10.25 GSPS；Xilinx公司的Virtex7系列FPGA芯片除擁有豐富的邏輯資源與強(qiáng)大的運(yùn)算能力外，每個型號均包含數(shù)十個最高速率從12.5 Gbit/s至28.05 Gbit/s的GHz收發(fā)器，能夠與外部高速ADC/DAC芯片實(shí)現(xiàn)高速數(shù)據(jù)傳輸。隨著寬帶數(shù)字陣列雷達(dá)的高度數(shù)字化，射頻或高中頻數(shù)模/模數(shù)轉(zhuǎn)換的實(shí)現(xiàn)是其發(fā)展的必然趨勢。

本文通過研究寬帶陣列雷達(dá)時域?qū)拵?shù)字波束形成陣列處理函數(shù)，提出了一種具有良好工程可行性的寬帶數(shù)字陣列收發(fā)波束形成的方法與其工程實(shí)現(xiàn)架構(gòu)，通過仿真驗(yàn)證了該方法的有效性，并討論了信號帶寬、ADC采樣速率、采樣率帶寬比等參數(shù)對該方法性能的影響。

1 寬帶數(shù)字波束形成原理

由于帶通采樣定理將帶通信號的最低采樣速率由信號最高頻率降為信號帶寬的2倍，因此理論上采樣速率為GSPS級的ADC已基本能實(shí)現(xiàn)大多數(shù)脈沖雷達(dá)信號的直接射頻采樣。對一直接射頻采樣的寬帶數(shù)字陣列雷達(dá)，假設(shè)有N陣列通道，信號為寬帶脈沖信號，并假設(shè)離遠(yuǎn)場點(diǎn)目標(biāo)最遠(yuǎn)的參考陣元接收信號為

(1)

(2)

式中，rect(t/Tp)u(t)為x1(t)的復(fù)包絡(luò)，f0為載頻。對應(yīng)的第i(i=1,2,…,N)陣元接收信號為

(3)

式中，τi為第i陣元信號與參考陣元信號間的相對時延，如陣元間距為d的均勻線性陣，τi=(i-1)·dsinθ/c，θ為遠(yuǎn)場點(diǎn)目標(biāo)方位角。通過直接射頻采樣得到數(shù)字射頻信號為

(4)

(5)

式中，Ts=1/fs為ADC采樣周期，Li=round(τi/Ts)，round(a)表示最接近a的整數(shù)，li為一個絕對值不大于0.5的小數(shù)。對直接射頻采樣后的信號進(jìn)行處理實(shí)現(xiàn)時域?qū)拵Ш筒ㄊ纬?，需要將各陣列通道信號的?fù)包絡(luò)對齊，即各陣列通道信號xi(n)需處理成為

(6)

由此可得各通道的寬帶波束形成陣列處理函數(shù)為

(7)

(8)

H′i(ws)=e-jw0αie-jwsLi

(9)

由此產(chǎn)生的寬帶波束形成陣列處理誤差為

Ei(ws)=Hi(ws)-H′i(ws)=

e-jw0αie-jwsLi(e-jwsli-1)

(10)

圖1 射頻采樣的寬帶數(shù)字波束形成過程

當(dāng)回波信號到達(dá)寬帶數(shù)字陣列雷達(dá)各陣列單元后，經(jīng)帶通濾波(BPF)和低噪聲放大器(LNA)后進(jìn)入高速ADC采樣，采樣后的數(shù)據(jù)通過JESD204B接口輸出到FPGA中。JESD204B是一種連接數(shù)據(jù)轉(zhuǎn)換器與處理器的高速通信協(xié)議，支持高達(dá)12.5 Gbit/s串行數(shù)據(jù)速率，可減少ADC與FPGA之間數(shù)據(jù)傳輸線的位數(shù)，有利于PBC布局以及器件本身的小型化，目前大多數(shù)高速ADC芯片均支持該協(xié)議。對于ADC輸出的高速串行數(shù)據(jù)接收與處理，以Xilinx的Virtex7系列FPGA為例，利用其支持JESD204B協(xié)議的GHz收發(fā)器(GTX， GTH， GTZ)完成對高速數(shù)據(jù)的接收、串并轉(zhuǎn)換、解碼校驗(yàn)等處理，Virtex7系列FPGA均擁有數(shù)十個GHz收發(fā)器，比如XC7VX690T包含80個支持最高傳輸速率為13.1 Gbit/s的GTH收發(fā)器，理論上可同時接收40片12 bit、2 Gbit/s的ADC芯片數(shù)據(jù)輸入。最后FPGA對數(shù)據(jù)再進(jìn)行數(shù)字移相與整數(shù)延時完成寬帶數(shù)字波束形成處理。

2 仿真結(jié)果

均勻直線陣，陣元數(shù)N=128個，陣元間距d=λm/2，λm為信號最高頻率對應(yīng)的波長，雷達(dá)信號采用正弦調(diào)頻脈沖信號，脈沖寬度為-40 dB，載頻f0=3.5 GHz，陣列波束指向角θ=-60°。

圖2為信號帶寬B=400 MHz、ADC采樣頻率fs=2 GHz時本文寬帶數(shù)字波束形成方法(移相+整數(shù)延時)所得歸一化波束圖與僅移相處理所得歸一化波束圖和理想陣列處理(移相+理想延時)所得歸一化波束圖對比。由圖可見，僅移相處理所得波束圖根本無法形成準(zhǔn)確的波束指向，而本文方法可以形成準(zhǔn)確的波束指向，且波束主瓣與理想波束主瓣非常接近，而其旁瓣相對于理想波束有一定升高。

圖2 不同寬帶數(shù)字波束形成陣列處理所得歸一化波束圖

(a) 陣列均勻加權(quán)

(b) 陣列-40 dB切比雪夫加權(quán)圖3 同一信號帶寬不同ADC采樣頻率下歸一化波束圖

表1 B=400 MHz不同ADC采樣頻率下歸一化波束圖旁瓣值

(a) 陣列均勻加權(quán)

(b) 陣列-40 dB切比雪夫加權(quán)圖4 同一ADC采樣頻率不同信號帶寬下歸一化波束圖

表2 fs=2 500 MHz不同信號帶寬下歸一化波束圖旁瓣值

(a) 陣列均勻加權(quán)時旁瓣升高均值

(b) 陣列-40 dB切比雪夫加權(quán)時最高旁瓣值(SLMAX)圖5 波束圖旁瓣值隨fs/B變化情況

綜上，本文方法對于非LFM寬帶信號可以實(shí)現(xiàn)準(zhǔn)確的寬帶數(shù)字波束圖指向，而且波束圖主瓣與理想波束主瓣非常接近，不過在陣列均勻加權(quán)時波束圖旁瓣均值與陣列低旁瓣加權(quán)時波束圖最高旁瓣值相對于理想波束圖有一定升高。減小信號帶寬、增大ADC采樣頻率或增大采樣頻率與信號帶寬比fs/B均能得到更好的波束圖旁瓣值。

3 結(jié)束語

本文結(jié)合寬帶數(shù)字陣列雷達(dá)的特點(diǎn)和當(dāng)今數(shù)字信號處理器件的最新發(fā)展水平，通過理論推導(dǎo)和計(jì)算機(jī)仿真，研究了一種基于射頻直接采樣的寬帶數(shù)字波束形成方法。該方法可以實(shí)現(xiàn)準(zhǔn)確的波束指向和近似理想的主瓣，同時計(jì)算量小、工程可實(shí)現(xiàn)性較高，通過控制信號帶寬、ADC采樣頻率以及采樣頻率與信號帶寬比能夠控制信號的旁瓣水平。