王 健，楊 挺

（航天長征火箭技術(shù)有限公司傳感器與系統(tǒng)集成事業(yè)部 北京 100076）

引 言

隨著MEMS（Micro-Electro-Mechanical System）傳感器成本的下降和性能的提升，傳統(tǒng)傳感器逐漸被淘汰，MEMS 傳感器被越來越多的應(yīng)用于各領(lǐng)域。石英振梁壓力傳感器、石英振梁加速度傳感器、硅諧振壓力傳感器以及硅振梁加速度傳感器等諧振式傳感器一般采用自激振蕩電路，用頻率的變化表征物理量的變化，對頻率測量技術(shù)提出了更高的要求。例如，壓力傳感器在某些應(yīng)用領(lǐng)域需要在20ms的響應(yīng)時(shí)間內(nèi)達(dá)到1ppm 的相對頻率精度；加速度傳感器在某些應(yīng)用領(lǐng)域需要在5ms 的響應(yīng)時(shí)間達(dá)到1ppm 的相對頻率精度?，F(xiàn)有的基于單片機(jī)的測頻方案，利用單片機(jī)內(nèi)部的定時(shí)器，基準(zhǔn)頻率最高只能到60MHz，頻率測量精度不能滿足要求。因此，有必要研制一種高精度、快響應(yīng)的頻率測量技術(shù)。本文提出一種基于FPGA 的測頻方案，它具有測量精度高、易于多路擴(kuò)展、算法易于移植等優(yōu)點(diǎn)，可滿足諧振式傳感器的應(yīng)用需求。

1 硬件架構(gòu)

硬件系統(tǒng)由晶振、FPGA（Field Programmable Gate Array）和電源模塊組成，其中，晶振選用高精度溫補(bǔ)晶振（全溫區(qū)頻率穩(wěn)定性1ppm），F(xiàn)PGA 選用Altera 的Cyclone 系列（內(nèi)部PPL 模塊可以倍頻到400MHz），如圖1 所示。

由于基于FPGA 的測頻算法需要通過邊沿檢測的時(shí)序邏輯電路實(shí)現(xiàn)，因此，要將被測信號(hào)轉(zhuǎn)換為方波信號(hào)。另外，被測信號(hào)電平要滿足FPGA 的接口電平，該硬件系統(tǒng)利用轉(zhuǎn)換芯片將被測信號(hào)轉(zhuǎn)換為3.3V 的方波信號(hào)。

基準(zhǔn)時(shí)鐘越高，頻率測量精度越高，但需要滿足的時(shí)序約束也越嚴(yán)格，應(yīng)該根據(jù)需要的頻率測量精度選擇合適的基準(zhǔn)頻率。該測頻方案利用FPGA 的片上PLL 將外部20MHz 時(shí)鐘倍頻到340MHz，作為測頻的基準(zhǔn)頻率。

由于FPGA 中的乘除法運(yùn)算需消耗較多資源，因此，該方案利用UART 模塊將被測信號(hào)周期數(shù)和基準(zhǔn)信號(hào)周期數(shù)發(fā)給上位機(jī)，結(jié)合基準(zhǔn)信號(hào)頻率就可以計(jì)算出被測信號(hào)頻率。

測頻模塊是該頻率測量系統(tǒng)的核心。系統(tǒng)采用的基本方法是等精度測頻算法，即在采樣時(shí)間內(nèi)，同時(shí)對被測信號(hào)和基準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)，再計(jì)算出被測信號(hào)頻率。等精度測頻算法的相對頻率精度只與采樣時(shí)間和基準(zhǔn)頻率有關(guān)，與被測信號(hào)頻率無關(guān)。

圖1 硬件系統(tǒng)框圖Fig.1 Hardware system block diagram

2 測頻算法

2.1 單邊沿檢測測頻算法

單邊沿檢測測頻算法即為傳統(tǒng)的等精度頻率測量，是在采樣時(shí)間內(nèi)，同時(shí)對被測信號(hào)fx和基準(zhǔn)頻率f0進(jìn)行計(jì)數(shù)，得到周期數(shù)Nx和N0，則由式（1）可以計(jì)算出被測頻率fx[1]。

假設(shè)被測頻率計(jì)數(shù)周期數(shù)Nx和基準(zhǔn)頻率f0恒定，則等精度頻率法的相對頻率測量精度為

式中，R為相對頻率測量精度，Ts為采樣周期。

2.2 雙邊沿檢測測頻算法

雙邊沿檢測測頻算法同時(shí)以被測頻率的上升沿和下降沿作為實(shí)際閘門的開啟時(shí)間，對基準(zhǔn)頻率進(jìn)行計(jì)數(shù)，如圖2 所示。

由式（3）可以計(jì)算出被測頻率fx。

圖2 雙邊沿檢測時(shí)序圖Fig.2 Sequence diagram of double edges detection

式中，fx_rising為上升沿檢測的被測頻率，fx_falling為下降沿檢測的被測頻率。

當(dāng)基準(zhǔn)頻率信號(hào)不是被測頻率的整數(shù)倍時(shí)，由于被測信號(hào)和基準(zhǔn)信號(hào)的相位關(guān)系，對基準(zhǔn)頻率的計(jì)數(shù)有時(shí)會(huì)向上取整，有時(shí)會(huì)向下取整，表現(xiàn)出來就是1 個(gè)基準(zhǔn)時(shí)鐘周期的抖動(dòng)。雙邊沿檢測時(shí)，上升沿檢測和下降沿檢測其中一個(gè)是向上取整時(shí)，另一個(gè)一定是向下取整，兩者取平均值就能將1 個(gè)基準(zhǔn)時(shí)鐘周期的誤差降低一半。例如，當(dāng)采用上升沿觸發(fā)時(shí)，圖2 所示中上升沿檢測的基準(zhǔn)時(shí)鐘周期數(shù)是3 個(gè)，下降沿檢測的基準(zhǔn)時(shí)鐘周期數(shù)是4 個(gè)，取平均值是3.5 個(gè)周期。

2.3 改進(jìn)的雙邊沿檢測測頻算法

在實(shí)際測試中發(fā)現(xiàn)，只采用被測信號(hào)的雙邊沿測頻算法不能達(dá)到測量精度提升一倍的效果，原因可能是基準(zhǔn)頻率由FPGA 的PLL 模塊倍頻產(chǎn)生，會(huì)引入額外的抖動(dòng)，另外，被測頻率也存在一定的抖動(dòng)。

解決措施為在被測信號(hào)雙邊沿檢測的基礎(chǔ)上，加入基準(zhǔn)頻率信號(hào)的雙邊沿檢測。具體做法為在被測信號(hào)上升沿觸發(fā)的模式下對被測信號(hào)進(jìn)行雙邊沿檢測得到頻率fx_rising和fx_falling，同時(shí)在基準(zhǔn)信號(hào)下降沿觸發(fā)的模式下對被測信號(hào)進(jìn)行雙邊沿檢測得到頻率fx_rising和fx_falling，最終被測信號(hào)fx為

在上述雙邊沿檢測測頻算法的基礎(chǔ)上，通過將閘門時(shí)間延時(shí)一個(gè)被測信號(hào)周期，可以進(jìn)一步提高測頻精度。將實(shí)際閘門開啟時(shí)間定為被測信號(hào)第一個(gè)上升沿時(shí)，通過上述雙邊沿測頻算法得到被測信號(hào)頻率fx1；同時(shí)，將實(shí)際閘門開啟時(shí)間延時(shí)一個(gè)被測信號(hào)周期，通過上述雙邊沿測頻算法得到被測信號(hào)頻率fx2。最終被測信號(hào)fx為

一般地，實(shí)際閘門時(shí)間為被測信號(hào)周期的整數(shù)倍，會(huì)小于采樣間隔，將閘門延時(shí)一個(gè)被測信號(hào)周期后，實(shí)際測頻周期會(huì)超過采樣間隔，但誤差不會(huì)超過一個(gè)被測信號(hào)周期，可以忽略。

3 試驗(yàn)與結(jié)論

對某頻率輸出傳感器，用單邊沿測頻、雙邊沿檢測、延時(shí)閘門等各種測頻算法以及安捷倫頻率計(jì)53220A 進(jìn)行測頻，用ALLAN 方差分析方法對結(jié)果進(jìn)行分析[2]。以下測頻結(jié)果均為相對頻率測量精度，采樣時(shí)間為5ms。

3.1 頻率計(jì)測頻結(jié)果分析

對某頻率輸出傳感器，用安捷倫頻率計(jì)53220A 進(jìn)行測頻，閘門時(shí)間選擇5ms，結(jié)果用ALLAN 方差進(jìn)行分析，如圖3 所示。

頻率計(jì)測頻數(shù)據(jù)在高頻段主要表現(xiàn)為白噪聲，0.005s 和1s 的相對頻率精度分別為9.3e-8 和4.7e-9；相對頻率的不穩(wěn)定性（即ALLAN 方差雙對數(shù)曲線斜率為0 處）為2.3e-9，但響應(yīng)速度慢，要超過10s 才能達(dá)到該指標(biāo)。

3.2 單邊沿檢測測頻算法結(jié)果分析

單邊沿檢測測頻結(jié)果的ALLAN 方差分析如圖4 所示。

和頻率計(jì)測頻數(shù)據(jù)不同的是，單邊沿測頻數(shù)據(jù)在高頻段主要表現(xiàn)為量化噪聲，0.005s 和1s 的相對頻率精度分別為3.4e-7 和1.9e-9；相對頻率不穩(wěn)定性為4.6e-9。

3.3 雙邊沿檢測測頻算法結(jié)果分析

雙邊沿檢測測頻結(jié)果的ALLAN 方差分析如圖5 所示。

圖3 安捷倫頻率計(jì)測頻結(jié)果ALLAN 方差分析Fig.3 Allan variance of frequency counting based on Agilent frequency counter

圖4 單邊沿測頻結(jié)果ALLAN 方差分析Fig.4 Allan variance of frequency counting based on single-edge detection

圖5 雙邊沿測頻結(jié)果ALLAN 方差分析Fig.5 Allan variance of frequency counting based on double-edge detection

雙邊沿測頻數(shù)據(jù)在高頻段主要表現(xiàn)為量化噪聲，0.005s 和1s 的相對頻率精度分別為1.6e-7 和9.6e-10，均為單邊沿測頻精度的一半；相對頻率不穩(wěn)定性為3.3e-9，和單邊沿測頻結(jié)果對比也有改善。

3.4 閘門延時(shí)測頻算法結(jié)果分析

閘門延時(shí)測頻結(jié)果的ALLAN 方差分析如圖6 所示。

閘門延時(shí)測頻數(shù)據(jù)在高頻段主要表現(xiàn)為量化噪聲，0.005s 和1s 的相對頻率精度分別為1.2e-7和7.1e-10，和雙邊沿測頻數(shù)據(jù)相比有改善；相對頻率不穩(wěn)定性為3e-9，和雙邊沿測頻結(jié)果對比稍有改善。

圖6 閘門延時(shí)測頻結(jié)果ALLAN 方差分析Fig.6 Allan variance of frequency counting based on delayed sampling interval

3.5 總結(jié)

將各種測頻方法的結(jié)果總結(jié)，如表1 所示。

表1 各種測頻方法結(jié)果匯總Table 1 Allan variance measured by various frequency counting method

頻率計(jì)和基于FPGA 的等精度測頻的數(shù)據(jù)在高頻段的噪聲表現(xiàn)形式不同，前者表現(xiàn)為白噪聲，后者表現(xiàn)為量化噪聲。5ms 處的ALLAN 方差，F(xiàn)PGA 測頻方案比頻率計(jì)稍差；1s 處的ALLAN 方差，F(xiàn)PGA 測頻方案遠(yuǎn)優(yōu)于頻率計(jì)；不穩(wěn)定性，頻率計(jì)稍優(yōu)于FPGA 測頻方案，但頻率計(jì)測試時(shí)間超過了10s，F(xiàn)PGA 測頻方案均不到1s。

基于FPGA 的高精度測頻方案和頻率計(jì)測頻方案相比測頻精度在同一量級(jí)。

4 結(jié)束語

基于FPGA 的高精度測頻方案滿足諧振式傳感器的應(yīng)用需求，且體積小、功耗低、易于多路擴(kuò)展、算法靈活易于移植。另外，該方案也為ASIC 電路的研制提供了參考。