趙廣東，趙 陽(yáng)，閔康磊，李思衡，鄭榮磊

（1.上海航天電子技術(shù)研究所，上海 201100；2.中科院上海天文臺(tái)，上海 200030）

0 引言

原子鐘是時(shí)間頻率的源頭，直接決定了時(shí)間頻率的準(zhǔn)確性和穩(wěn)定性。原子鐘研制難度大，涉及量子力學(xué)和電子學(xué)等多個(gè)領(lǐng)域，其中就包括氫脈澤、銫原子鐘、粒子囚禁、激光冷卻、光學(xué)頻率梳等相關(guān)發(fā)明出現(xiàn)。原子鐘種類繁多，應(yīng)用領(lǐng)域各不相同，技術(shù)指標(biāo)各有所長(zhǎng)。其中氫原子鐘就具有非常好的中短期穩(wěn)定度，可長(zhǎng)期連續(xù)運(yùn)行，主要用于守時(shí)。近年來(lái)，隨著我國(guó)“北斗”衛(wèi)星導(dǎo)航系統(tǒng)的建設(shè)，星載原子鐘的研制和應(yīng)用取得了長(zhǎng)足進(jìn)步。本文主要探討的是一種被動(dòng)型氫原子鐘伺服控制電路的測(cè)試方法。

1 伺服控制電路實(shí)現(xiàn)方案

1.1 硬件設(shè)計(jì)實(shí)現(xiàn)

被動(dòng)型氫原子鐘的伺服控制電路是氫原子鐘鎖定控制的核心部件。其通過(guò)數(shù)字量化控制的方式，實(shí)現(xiàn)對(duì)微波諧振腔探測(cè)信號(hào)時(shí)序的控制、原子躍遷信號(hào)的采集及其誤差增量式PID 計(jì)算，得到微波諧振腔及晶振雙環(huán)路的反饋輸出。

伺服控制電路由誤差合并、誤差信號(hào)處理和DDS 頻率合成電路三個(gè)主要功能模塊組成。其中誤差信號(hào)處理模塊包含兩個(gè)環(huán)路的誤差信號(hào)采集處理，一個(gè)環(huán)路用來(lái)將恒溫晶振的10MHz 輸出信號(hào)鎖定在氫原子的躍遷頻率上，另一個(gè)環(huán)路將微波腔諧振頻率鎖定在恒溫晶振的10MHz 輸出信號(hào)上。DDS 頻率合成模塊產(chǎn)生共用一個(gè)通道的兩組分時(shí)探測(cè)信號(hào)，經(jīng)過(guò)上變頻后作為探測(cè)信號(hào)分時(shí)饋入物理微波諧振腔進(jìn)行激勵(lì)，兩路誤差信號(hào)時(shí)間上相互分離，互不干擾，物理部分的輸出經(jīng)過(guò)變頻、檢波進(jìn)入伺服模塊后，分時(shí)進(jìn)行PID 運(yùn)算，產(chǎn)生恒溫晶振壓控電壓和控制微波腔中心頻率的變?nèi)荻O管的控制電壓。

1.2 信號(hào)工作流程

被動(dòng)型星載氫原子鐘伺服控制電路的信號(hào)工作流程是由FPGA 產(chǎn)生時(shí)序控制信號(hào)，將晶振和微波諧振腔兩路分時(shí)的誤差信號(hào)按固定的時(shí)序關(guān)系合成一路，通過(guò)數(shù)模轉(zhuǎn)換器DA 后進(jìn)行信號(hào)采集，在FPGA 內(nèi)部完成PID 運(yùn)算，得到晶振和變?nèi)荻O管的電壓控制量，并通過(guò)數(shù)模轉(zhuǎn)換器得到模擬電壓量。這個(gè)過(guò)程是周期進(jìn)行的。FPGA 生成DDS 模塊的頻率控制字、相位控制字，在時(shí)序控制信號(hào)的控制下，DDS 環(huán)路產(chǎn)生系統(tǒng)需要四個(gè)單頻點(diǎn)的跳頻信號(hào)。數(shù)字伺服控制電路中，F(xiàn)PGA 和DDS 的系統(tǒng)時(shí)鐘均為120MHz，是通過(guò)鎖相環(huán)路相位鎖定到隔離放大電路后級(jí)的10MHz 高穩(wěn)信號(hào)實(shí)現(xiàn)的。伺服控制電路信號(hào)框圖如圖1 所示。

圖1 伺服控制電路組成框圖

1.3 DDS 頻率綜合電路

DDS 頻率綜合電路采用了國(guó)產(chǎn)化DDS 專用芯片GMD9852A，是一款抗輻射數(shù)字頻率合成器，工作頻率最高可達(dá)300MHz。內(nèi)部集成兩路高速、高性能的12 比特DAC，輸出正交的正余弦波形。芯片內(nèi)部包括一個(gè)48 比特寬的相位累加器，一個(gè)48 比特寬的頻率累加器，一個(gè)14 比特寬的相位調(diào)整加法器，一個(gè)12 比特寬的幅度調(diào)整乘法器，能夠提供高精度的頻率合成、相位調(diào)整以及幅度調(diào)整。GMD9852A 的工作模式包括單頻點(diǎn)模式(single_tone)、幅度鍵控模式（Amplitude Shift Keying）、頻率鍵控模式(Frequency Shift Keying)、相位鍵控模式（Binary Phase Shift Keying） 以及用戶可定義的線性或非線性頻率掃描模式（RAMP/CHIRP ）。芯片集成并口和串口配置方式，串口配置速度最高可達(dá)50MHz，并口配置速度最高可達(dá)150MHz，可實(shí)現(xiàn)高速的、靈活的配置方式。伺服控制電路的頻點(diǎn)時(shí)序要求輸出兩組頻率F1、F2 和F3、F4，輸出頻點(diǎn)為F1=f0+12.5Hz、F2=f0-12.5Hz（f0 頻率范圍20.4MHz～20.5MHz）、F3=f1+50KHz 以及F4=f1-50KHz（f1 頻率范圍20.3MHz～20.6MHz）；伺服控制電路的時(shí)序要求如圖2 所示。

如圖2所示，t1=t2=t3=t4=40ms,T1=4.04s,T2=400ms。DDS 系統(tǒng)時(shí)鐘為時(shí)鐘驅(qū)動(dòng)器提供的120MHz 差分正弦波信號(hào)，差分信號(hào)峰峰值約400mV，應(yīng)用FPGA實(shí)現(xiàn)控制工作，S/P 設(shè)置為高電平，采用并口配置方式，單頻點(diǎn)工作模式，內(nèi)部PLL 鎖相環(huán)未應(yīng)用。GMD9852A 輸出連接比例減法運(yùn)算電路，實(shí)現(xiàn)跳頻信號(hào)輸出功率要求。

DDS 專用芯片GMD9852A 的原理圖設(shè)置如圖3所示。

圖2 輸出頻率點(diǎn)時(shí)序圖

圖3 GMD9852A 設(shè)置原理圖

DDS 輸出頻率由式（1）計(jì)算得出，f0表示輸出波形的頻率，fs表示系統(tǒng)時(shí)鐘頻率120MHz,FTW表示48 比特頻率字，通過(guò)串口地址0X02 可配置，通過(guò)改變頻率字即可輸出四個(gè)頻點(diǎn)F1,F2,F3,F4。輸出頻率須小于奈奎斯特頻率，即1/2fs。F1,F2,F3,F4時(shí)序控制通過(guò)設(shè)置FPGA 軟件對(duì)系統(tǒng)時(shí)鐘分頻后的計(jì)數(shù)器來(lái)實(shí)現(xiàn)。

輸出的相位由式（2）控制，Phase 表示輸出波形的相位，單位為度，POW 表示14 比特相位字，通過(guò)控制該相位字的值來(lái)控制輸出波形的相位。

1.4 誤差合并電路

被動(dòng)型星載氫原子鐘共有微波諧振腔腔頻誤差CAVerror 及晶振環(huán)路誤差OSCerror 兩路需要處理的誤差信號(hào)。其輸出的時(shí)序關(guān)系與圖2 是一致的。F1 及F2 輸出時(shí)間對(duì)應(yīng)晶振環(huán)路誤差OSCerror，F(xiàn)3及F4 輸出時(shí)間對(duì)應(yīng)微波諧振腔誤差CAVerror。故需要將包絡(luò)檢波后提取出的上述誤差信號(hào)通過(guò)模擬開(kāi)關(guān)JC4053R 合并電路合為一路的分時(shí)誤差信號(hào)error_out,其時(shí)序關(guān)系與探測(cè)信號(hào)時(shí)序關(guān)系一致，實(shí)現(xiàn)電路如圖4 所示，s_ration 控制Y 通道輸出的開(kāi)關(guān)時(shí)序，在相應(yīng)的周期內(nèi)將Y0 或者Y1 對(duì)應(yīng)的信號(hào)切換至error_out。

合并后的誤差信號(hào)error_out 經(jīng)過(guò)電壓變換后送入誤差信號(hào)處理電路處理。

1.5 誤差信號(hào)處理電路

完成了1.4 節(jié)的誤差信號(hào)合并后，經(jīng)過(guò)模數(shù)轉(zhuǎn)換AD 電路將兩路分時(shí)誤差信號(hào)數(shù)字量化后的數(shù)據(jù)送入FPGA 電路進(jìn)行處理，經(jīng)過(guò)計(jì)算的結(jié)果分別送入晶振通道數(shù)模轉(zhuǎn)換器DA1 電路以及微波諧振腔通道數(shù)模轉(zhuǎn)換器DA2 電路。誤差信號(hào)是低速信號(hào)，故誤差信號(hào)處理電路可以用較低的時(shí)鐘處理。AD及DA 的處理時(shí)鐘通過(guò)FPGA 內(nèi)部DCM 單元分頻處理后輸出。

圖4 誤差合并原理圖

誤差信號(hào)處理電路對(duì)DA1 和DA2 輸出的兩路反饋控制電壓的噪聲有著較高的要求，其不能對(duì)恒溫壓控晶振有額外的低頻噪聲干擾，噪聲會(huì)導(dǎo)致原子鐘的短期穩(wěn)定度惡化，故兩通道的輸出噪聲需要進(jìn)行強(qiáng)化測(cè)試。

2 伺服控制電路性能測(cè)試

伺服控制電路的性能測(cè)試決定電路是否能夠滿足原子鐘的使用要求，主要對(duì)AD 量化噪聲、DDS頻率綜合電路以及兩路數(shù)模轉(zhuǎn)換DA 輸出通道噪聲抑制水平進(jìn)行測(cè)試。

2.1 AD 量化噪聲測(cè)試

伺服控制平臺(tái)采用的是14bit 低速率的模數(shù)轉(zhuǎn)換器B9243，芯片采樣頻率3MHz，輸入噪聲0.36LSB，SFDR 達(dá)到91dB。工作時(shí)其采集如圖4 所示的誤差合并電路輸出信號(hào)error_out。而誤差信號(hào)采集電路的數(shù)字量化噪聲性能水平與原子鐘的最終輸出指標(biāo)有著直接的關(guān)聯(lián)。

測(cè)試AD 電路量化底部噪聲性能，將error_out端口接至50Ω 負(fù)載，保持FPGA 的gtag 口處于正常連通狀態(tài)，通過(guò)chipscope 功能模塊采集AD 量化底部噪聲，實(shí)際采集結(jié)果如圖5 所示，結(jié)果顯示，AD 量化噪聲水平能夠控制在4LSB 以內(nèi)。

圖5 AD 量化噪聲采樣圖

2.2 DDS 頻率綜合電路的測(cè)試

DDS 頻率綜合電路通過(guò)FPGA 結(jié)合verilog HDL硬件描述語(yǔ)言對(duì)DDS 專用芯片頻率寄存器以及相位寄存器進(jìn)行配置，監(jiān)測(cè)電路輸出是否能夠滿足功能。根據(jù)圖2 所示的時(shí)序圖，DDS 頻率合成電路輸出信號(hào)的最小周期為2×40ms=80ms，fmin=12.5Hz。寫時(shí)鐘信號(hào)WRB 為FPGA 提供的120MHz。

對(duì)系統(tǒng)時(shí)鐘CLK_IN 進(jìn)行分頻處理，將120MHz信號(hào)分頻至12.5Hz，實(shí)現(xiàn)最小80ms 的周期時(shí)鐘clk_12p5，具體實(shí)現(xiàn)如下所示。

同時(shí)將系統(tǒng)時(shí)鐘120MHz 分頻至25Hz 作為下個(gè)使能產(chǎn)生時(shí)鐘，即用來(lái)計(jì)算一個(gè)周期內(nèi)40ms 寬度的個(gè)數(shù)，也作為t1、t2 及t3、t4 的配置時(shí)鐘，具體實(shí)現(xiàn)如下所示。

T1 時(shí)序4.04s 共有101 個(gè)40ms 時(shí)間間隔，T2時(shí)序400ms 共有10 個(gè)40ms 時(shí)間間隔，一個(gè)完整的探測(cè)周期共有111 個(gè)40ms 時(shí)間寬度，即111 個(gè)CLK_25 時(shí)鐘周期。定義T1 和T2 的切換使能CE，CE 為低電平時(shí)輸出T1 時(shí)序信號(hào)，CE 為高電平時(shí)，輸出T2 時(shí)序信號(hào)，關(guān)系如圖6 所示。

圖6 切換使能信號(hào)CE 時(shí)序控制圖

具體實(shí)現(xiàn)如下所示。

DDS 芯片GMD9852A 更新時(shí)鐘端口IO_UPDATE 用于同步外部串口或并口配置，是外部串口或并口時(shí)鐘與內(nèi)部系統(tǒng)時(shí)鐘的握手信號(hào)。每次通過(guò)串口或并口配置完成后，為了使配置的寄存器生效，需要一個(gè)io_update 上升沿，更新時(shí)鐘有兩種方式，一種是內(nèi)部更新，另一種是外部更新。本方法采用的是外部更新，是通過(guò)IO_UPDATE 管腳輸入更新時(shí)鐘，更新時(shí)鐘高電平需大于兩個(gè)系統(tǒng)時(shí)鐘周期，配置方法實(shí)現(xiàn)如下。

在T1 及T2 的t1,t2,t3,t4 時(shí)序段，對(duì)相應(yīng)的GMD9852A 的并口地址寄存器進(jìn)行配置，實(shí)現(xiàn)F1，F(xiàn)2，F(xiàn)3，F(xiàn)4 頻點(diǎn)的輸出。分別對(duì)04（Frequency Tuning Word 1＜47:40＞）,05（Frequency Tuning Word 1＜39:32＞）,06（Frequency Tuning Word 1 ＜31:24 ＞）,07（Frequency Tuning Word1＜23:16＞）,08（Frequency Tuning Word 1＜15:8＞）,09（Frequency Tuning Word 1＜7:0＞）并口寄存器進(jìn)行配置DDS_DATA。不同時(shí)序下的配置關(guān)系如表1 所示。

表1 并口寄存器配置表

通過(guò)對(duì)test 文件的編譯仿真，結(jié)果如圖7 所示，與預(yù)期結(jié)果相符。

2.3 DA 輸出通道噪聲測(cè)試

伺服控制電路的DA 輸出通道包括微波腔控制支路以及晶振支路兩路電路，均由數(shù)模轉(zhuǎn)換電路以及比例運(yùn)放電路構(gòu)成。其中晶振支路的噪聲水平對(duì)原子鐘有著更加重要的影響。B9764 是一種14 位電流輸出型、CMOS D/A 轉(zhuǎn)換器，最大刷新率可達(dá)120MSPS(Million Samples per Second)，滿量程輸出電流可調(diào)整范圍為2mA～20mA。

如圖8 所示，B9764 輸出采用差分輸出的方式，通過(guò)IOUTA 以及IOUTB 端口輸出，此輸出方式可以有效抑制最終輸出DACO_OUT的共模噪聲分量。

圖7 DDS 模塊配置仿真圖

圖8 數(shù)模轉(zhuǎn)換原理圖

圖9 運(yùn)放比例放大原理圖

如圖9 所示，DACO_OUT 輸出電壓最大范圍為0～5V，在此范圍內(nèi)，以1V 為最小步進(jìn)調(diào)整最終輸出電壓，高精度萬(wàn)用表1s 為間隔分別采集該電壓500 點(diǎn)數(shù)據(jù)，通過(guò)MATLAB 計(jì)算出該組數(shù)據(jù)的標(biāo)準(zhǔn)方差，前后電壓數(shù)據(jù)的標(biāo)準(zhǔn)偏差需要控制在合理的范圍內(nèi)，即大部分落在平均值附近。MATLAB 計(jì)算方法中，din為采集數(shù)據(jù)數(shù)組，result為計(jì)算得出的標(biāo)準(zhǔn)偏差。

除了上述對(duì)標(biāo)準(zhǔn)偏差的測(cè)試，另外對(duì)14bit 的數(shù)模轉(zhuǎn)換器比例運(yùn)放電路輸出進(jìn)行臺(tái)階電壓均勻度測(cè)試。從全零開(kāi)始，每隔5 秒鐘DA 輸出加1 個(gè)LSB，從全0 至全1 結(jié)束。通過(guò)高精度電壓采集設(shè)備采集輸出端口電壓DACO_OUT，截取其中30000點(diǎn)數(shù)據(jù)，判斷臺(tái)階電壓是否變化均勻且控制在合理區(qū)間范圍內(nèi)。

設(shè)置DA 翻轉(zhuǎn)后的臺(tái)階高度的上下閾值分別為sum_min 及sum_max，落在此閾值范圍中間的為sum_ave，高于sum_max 的臺(tái)階數(shù)量設(shè)為cnt_mid，低于sum_min 的臺(tái)階數(shù)量設(shè)為cnt_min，中間值的臺(tái)階數(shù)量為cnt_ave。上述臺(tái)階高度的平均值分別為ave_max，ave_min 以及ave_mid，變量計(jì)算公式如下所示。設(shè)置ave_mid的1.5 倍值為判斷準(zhǔn)則，與ave_max-ave_min 作比較，上述差值應(yīng)該小于臺(tái)階平均高度的1.5 倍，DA 輸出全0 至全1 整個(gè)范圍內(nèi)不應(yīng)該有明顯的上下異常突跳。計(jì)算均可在MATLAB 中完成。

對(duì)DACO_OUT 的臺(tái)階電平測(cè)試截取了一小段測(cè)試示意圖，如圖10 所示。待一輪臺(tái)階測(cè)試完成后，將截取的30000 個(gè)數(shù)據(jù)的數(shù)組送入MATLAB 進(jìn)行計(jì)算，將ave_max-ave_min 與1.5 倍的ave_mid的結(jié)果進(jìn)行比較，判斷DA 輸出電路的臺(tái)階均勻度水平。

圖10 DA 臺(tái)階電壓采集示意圖

3 結(jié)語(yǔ)

本文介紹了一種原子鐘用的伺服控制電路的控制及測(cè)試方法，主要通過(guò)軟硬件結(jié)合的方式，對(duì)電路的功能以及噪聲性能進(jìn)行摸底測(cè)試，測(cè)試數(shù)據(jù)用來(lái)判斷是否滿足原子鐘的使用要求。該測(cè)試方法不僅適用于原子鐘類產(chǎn)品，同樣適用于類似的低噪聲控制系統(tǒng)。