袁行猛 徐蘭天 李?yuàn)W

摘 要：隨著通信技術(shù)的快速發(fā)展，5G已經(jīng)正式商用，5G的6G以下波段對(duì)傳輸有很高的要求，在6G以上的毫米波段要求的信號(hào)帶寬更大，數(shù)據(jù)傳輸速率更高，高速大帶寬信號(hào)要求基帶信號(hào)處理的速度將大大增加，對(duì)極高速數(shù)據(jù)流的實(shí)時(shí)處理和解析使測(cè)試變得更加困難，本文主要是研究與設(shè)計(jì)毫米波基帶數(shù)據(jù)的傳輸與實(shí)現(xiàn)：前端DA的研究與設(shè)計(jì)、傳輸鏈路的FPGA實(shí)現(xiàn)以及毫米波數(shù)據(jù)的DSP接收處理過(guò)程，最后把實(shí)現(xiàn)流程成功應(yīng)用到5G測(cè)試儀表之中，驗(yàn)證了設(shè)計(jì)的正確性。

關(guān)鍵詞：毫米波；FPGA；基帶數(shù)據(jù)；DSP

0 引言

隨著全球移動(dòng)通信技術(shù)向著網(wǎng)絡(luò)化和寬帶化趨勢(shì)發(fā)展，5G商用的步伐已經(jīng)到來(lái)。5G商用的基站和手機(jī)也已經(jīng)開(kāi)始部署與批量生產(chǎn)?，F(xiàn)在，儀表除了能夠分析6 GHz以下頻率的信號(hào)以外，還需要分析微波、毫米波等波形。毫米波傳輸?shù)募夹g(shù)難點(diǎn)主要在于5G極高速的傳輸速率導(dǎo)致信號(hào)帶寬和基帶信號(hào)處理速度都將大大增加，對(duì)極高速數(shù)據(jù)流的實(shí)時(shí)處理和解析使得測(cè)試變得更加困難，作為測(cè)試技術(shù)的先行者，測(cè)試儀表5G功能毫米波測(cè)試技術(shù)開(kāi)發(fā)也已提上日程[1]。

毫米波現(xiàn)在的信號(hào)帶寬已經(jīng)達(dá)到400 MHz，如此寬的信號(hào)帶寬需求對(duì)信號(hào)的采樣率提出了很高的要求，前端的AD處理是信號(hào)成功采集的第一步。隨著技術(shù)的快速發(fā)展，AD處理能力也得到了較高提升，具有大于5 Gsps采樣處理能力的采集單元也已經(jīng)問(wèn)世，為毫米波的成功實(shí)現(xiàn)奠定了基礎(chǔ)。實(shí)現(xiàn)過(guò)程中選定的AD芯片一般具有較高采樣率，簡(jiǎn)化了RF信號(hào)到數(shù)字信號(hào)的接口要求。內(nèi)部集成數(shù)字下變頻器（DDC），以及數(shù)控振蕩器（NCO）和輸出數(shù)據(jù)提供了串行連接可配置的JESD204B的接口。

基帶接收處理模塊是滿(mǎn)足多通道接收、不同系統(tǒng)帶寬、不同子載波間隔、多用戶(hù)基帶接收的指標(biāo)要求，完成參數(shù)靈活可配單用戶(hù)、多用戶(hù)基帶信號(hào)接收功能，滿(mǎn)足5G終端的低延時(shí)、高效率、高質(zhì)量的處理能力。FPGA是現(xiàn)階段實(shí)現(xiàn)采用的主流方式，具有處理較強(qiáng)的數(shù)字能力，設(shè)計(jì)采用了Xilinx公司的FPGA芯片作為主要的實(shí)現(xiàn)平臺(tái)。

為了實(shí)現(xiàn)基帶數(shù)據(jù)成功采集后的離線(xiàn)分析，采用FPGA與DSP互聯(lián)功能把采集的數(shù)據(jù)經(jīng)乒乓模式寫(xiě)入DSP，由DSP隨機(jī)取數(shù)進(jìn)行離線(xiàn)分析，突破了高速信號(hào)不易實(shí)時(shí)分析的難題。毫米波的接收系統(tǒng)如圖1所示。

1 系統(tǒng)架構(gòu)

基于乒乓切換的5G毫米波基帶數(shù)據(jù)傳輸系統(tǒng)如圖2所示，該系統(tǒng)實(shí)現(xiàn)了射頻單元采集的毫米波數(shù)據(jù)到FPGA的傳輸，高速數(shù)據(jù)經(jīng)過(guò)處理緩存到DSP中作為數(shù)據(jù)解析使用的數(shù)據(jù)通路。其中，數(shù)據(jù)采集部分使用高精度、高采樣率AD芯片，通過(guò)高速JESD接口傳輸?shù)紽PGA中，為了方便數(shù)據(jù)的處理與存取，要設(shè)計(jì)傳輸機(jī)制能正確存儲(chǔ)數(shù)據(jù)的DSP。5G毫米波的存儲(chǔ)主要有兩個(gè)難點(diǎn)；①高速數(shù)據(jù)接口設(shè)計(jì)：在收端，數(shù)據(jù)轉(zhuǎn)換模塊將高速采樣的數(shù)據(jù)處理成指定速率的IQ數(shù)據(jù)；②獲取高速的IQ數(shù)據(jù)后通過(guò)調(diào)度保證數(shù)據(jù)不丟失連續(xù)寫(xiě)入DSP中。本次研究成功設(shè)計(jì)出高速接口交互與數(shù)據(jù)調(diào)度算法成功解決了這兩個(gè)難題，并應(yīng)用到測(cè)試儀表中。

2 5G物理層概述

物理層資源的靈活配置是5G系統(tǒng)物理層資源的重要特征[2]。靈活的幀結(jié)構(gòu)、時(shí)頻資源的靈活配置以及靈活的時(shí)隙配置確保了5G能滿(mǎn)足不同業(yè)務(wù)需求，適應(yīng)不同應(yīng)用場(chǎng)景。

圖3為5G NR的幀結(jié)構(gòu)及相關(guān)參數(shù)。

在時(shí)域上，常規(guī)CP下，每個(gè)時(shí)隙包含了14個(gè)OFDM符號(hào)；在頻域上，12個(gè)子載波構(gòu)成一個(gè)資源塊（Resource Block，RB），多個(gè)連續(xù)的RB構(gòu)成一個(gè)帶寬部分（Bandwidth Part，BWP），多個(gè)BWP構(gòu)成一個(gè)NR載波。

NR支持從1 GHz到毫米波段范圍的頻譜，R15中定義了兩個(gè)頻率范圍（FR）：

FR1：450 MHz-6 GHz，通常指Sub-6 GHz，最大帶寬為100 MHz；

FR2：24.25 GHz-52.6 GHz，通常指毫米波，最大帶寬為400 MHz。

基于終端的能力，3GPP限制單個(gè)小區(qū)有效子載波數(shù)不超過(guò)3 300（FFT點(diǎn)數(shù)不超過(guò)4 096），因此不同子載波間隔情況下支持的小區(qū)最大帶寬不一樣，每種帶寬配置下的最大RB數(shù)如表1。

3 數(shù)據(jù)傳輸設(shè)計(jì)

由上節(jié)介紹可知，5G毫米波的信號(hào)帶寬已達(dá)400 MHz，對(duì)于接收來(lái)說(shuō)，這需要前端射頻具有較高采樣率。本次設(shè)計(jì)采用491.52 MHz采樣率進(jìn)行數(shù)據(jù)的采集[3]。根據(jù)5G的參數(shù)集與幀格式可知，要想對(duì)5G信號(hào)進(jìn)行分析解調(diào)需要至少10 ms有效數(shù)據(jù)[4]，因此10 ms內(nèi)的數(shù)據(jù)量已經(jīng)達(dá)4 915 200個(gè)IQ數(shù)據(jù)，正常存取這么多數(shù)據(jù)，整個(gè)鏈路速率至少要15.7 Gb/s。設(shè)計(jì)中基帶板的DSP接口采用SRIO口協(xié)議，有效速率只有16 bp/s，直接傳輸已接近理論最大值，很難保存連續(xù)有效的10 ms數(shù)據(jù)。設(shè)計(jì)中采用射頻與DSP之間增加DDR4作為緩存解決這一難題。

3.1 功能設(shè)計(jì)

通過(guò)高采樣率AD板卡采集5G毫米波段信號(hào)，全部在FPGA中處理，連續(xù)采樣的發(fā)端數(shù)據(jù)I、Q各16 bit，組成32 bit數(shù)據(jù)通路，對(duì)應(yīng)的速率491.52 Mb/s線(xiàn)速率，此時(shí)的32 bit位寬數(shù)據(jù)是一直有效數(shù)據(jù)，每10 ms進(jìn)行頻譜與時(shí)域信號(hào)處理。緊接著每20 ms乒乓切換模式，接收采樣開(kāi)始觸發(fā)信號(hào)，開(kāi)始從頭采樣數(shù)據(jù)，10 ms數(shù)據(jù)持續(xù)不斷地送入DDR4中，DDR4的速率最高可達(dá)1 Gb/s，速率完全可以滿(mǎn)足存儲(chǔ)需求，然后在下一個(gè)20 ms對(duì)接收到的數(shù)據(jù)進(jìn)行觸發(fā)，并把10 ms數(shù)據(jù)持續(xù)不斷讀出到DSP，此時(shí)讀出速率可以降低，以滿(mǎn)足SRIO口速率要求；把數(shù)據(jù)連續(xù)讀出到DSP，由DSP進(jìn)行部分毫米波數(shù)據(jù)分析解調(diào)，把解調(diào)結(jié)果通過(guò)網(wǎng)口傳給上位機(jī)顯示結(jié)果，具體實(shí)現(xiàn)流程如圖4示。

3.2 算法設(shè)計(jì)

1）乒乓緩存

把整個(gè)信號(hào)分成40 ms，其中20 ms作為信號(hào)采集和存儲(chǔ)使用，另一個(gè)20 ms作為信號(hào)的讀取、分析以及傳輸解調(diào)結(jié)果使用，由此每40 ms一個(gè)循環(huán)，其中每20 ms作為乒乓切換功能使用，這里主要靠FPGA產(chǎn)生定時(shí)采集與接收觸發(fā)來(lái)控制整個(gè)實(shí)現(xiàn)流程。

2）數(shù)據(jù)流控制

我們考慮，由于數(shù)據(jù)采集速率很快，DDR4的工作時(shí)鐘很高，但DDR讀寫(xiě)操作時(shí)有突發(fā)長(zhǎng)度的要求，所以分別設(shè)計(jì)時(shí)序控制，寫(xiě)操作之前放一個(gè)FIFO，要求其中數(shù)據(jù)量至少有突發(fā)長(zhǎng)度時(shí)才往DDR里面寫(xiě)。

DDR讀操作時(shí)也同樣設(shè)計(jì)對(duì)應(yīng)的時(shí)序控制，由于DDR讀出時(shí)鐘很快，一次讀出數(shù)據(jù)量就是突發(fā)長(zhǎng)度個(gè)數(shù)，這里同樣設(shè)計(jì)一個(gè)FIFO，當(dāng)FIFO快達(dá)到自定義滿(mǎn)標(biāo)志時(shí)就停止從DDR中讀出數(shù)據(jù)，具體讀寫(xiě)控制流程如圖5所示。

3）在毫米波采集之后，需要進(jìn)行數(shù)據(jù)的頻譜與時(shí)域分析，數(shù)據(jù)速率為491.52 MHz，此時(shí)需要轉(zhuǎn)化為122.88 MHz采樣率，在rx端的數(shù)據(jù)處理之前進(jìn)行4倍抽取處理，這里采用2個(gè)2級(jí)半帶抽取濾波器，處理過(guò)后的數(shù)據(jù)連續(xù)進(jìn)行時(shí)頻域分析。處理過(guò)的數(shù)據(jù)進(jìn)行和有效數(shù)據(jù)的組合，本設(shè)計(jì)是放到10 ms數(shù)據(jù)頭位置，傳給DSP之后，由DSP識(shí)別并取出。

4 仿真驗(yàn)證與實(shí)際應(yīng)用

采用Vivado 2018.3軟件進(jìn)行本次開(kāi)發(fā)工作，開(kāi)發(fā)的FPGA芯片型號(hào)為xcku060-ffva1156-2-i，本次設(shè)計(jì)通過(guò)上基帶板以及整個(gè)采集平臺(tái)，最終驗(yàn)證本次設(shè)計(jì)的可行性。

圖6所示是設(shè)計(jì)的整體開(kāi)發(fā)框架。

通過(guò)連接整機(jī)射頻后實(shí)際采樣，傳輸給DDR后又讀出到DSP的時(shí)序圖，圖7是DDR寫(xiě)操作，圖8是上板后DDR的讀操作的真實(shí)結(jié)果。

最后通過(guò)仿真?zhèn)鬏斀o上位機(jī)顯示，如圖9所示，5G毫米波波段，400M帶寬信號(hào)已經(jīng)正常顯示與解調(diào)，說(shuō)明了設(shè)計(jì)的正確性。

通過(guò)仿真以及最終的顯示結(jié)果可以發(fā)現(xiàn)，通過(guò)前端AD采樣后，經(jīng)過(guò)本設(shè)計(jì)的傳輸機(jī)制，數(shù)據(jù)每40 ms存取10 ms有效信號(hào)，然后用20 ms取數(shù)與分析，最終送到上位機(jī)顯示，可以發(fā)現(xiàn)已經(jīng)正常解調(diào)，從而說(shuō)明設(shè)計(jì)的功能正常，滿(mǎn)足5G毫米波段400 MHz信號(hào)的傳輸與解調(diào)。

5 結(jié)論

本研究完成了5G毫米波基帶數(shù)據(jù)的研究與實(shí)現(xiàn)功能。為了構(gòu)建基帶單元BBU和射頻單元RFU之間數(shù)據(jù)通路，需將具有較高采樣率的5G信號(hào)正常存取到DSP用于分析解調(diào)。本設(shè)計(jì)主要研究開(kāi)發(fā)了基于乒乓切換存取的機(jī)制、數(shù)據(jù)流控制機(jī)制，以及防止DDR讀取出錯(cuò)的預(yù)防機(jī)制。經(jīng)過(guò)仿真和硬件驗(yàn)證了傳輸?shù)恼_性，確定了本研究的可行性。

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