劉 勝,沈?qū)W靜,王 艷,陳 航,張會新*
(1.中北大學(xué)電子測試技術(shù)國家重點(diǎn)實驗室,山西 太原030051;2.中北大學(xué)儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實驗室,山西 太原030051;3.首都航天機(jī)械有限公司,北京100076)
在新型導(dǎo)彈技術(shù)研發(fā)過程中,彈載存儲測試系統(tǒng)起到的作用越來越大,地位越來越重要。 在大量的重復(fù)性試驗過程中,獲取的試驗數(shù)據(jù)有著重要的意義,存儲測試系統(tǒng)可以記錄原始數(shù)據(jù),用于研發(fā)人員分析設(shè)計是否合理以及是否滿足最初的設(shè)計構(gòu)想和技術(shù)指標(biāo)。 彈載存儲測試系統(tǒng)用于記錄導(dǎo)彈在試驗時全彈道過程的各種參數(shù),比如發(fā)射膛壓、飛行速度、飛行姿態(tài)、加速度信號等[1]。 大量試驗結(jié)束后,通過上位機(jī)讀取數(shù)據(jù),分析、處理數(shù)據(jù),可以不斷改進(jìn)設(shè)計問題,優(yōu)化設(shè)計理念,用來確保導(dǎo)彈在存儲、飛行過程中的安全性,以及對目標(biāo)打擊的準(zhǔn)確性[2]。 為了減少數(shù)據(jù)丟失,實時存儲接收到的數(shù)據(jù)尤為重要[3]。
文中設(shè)計的多路并行數(shù)據(jù)存儲系統(tǒng)的存儲電路體積減小,其存儲器外部結(jié)構(gòu)減小,質(zhì)量減小,而存儲容量增大,存儲數(shù)據(jù)的種類增加。
在多路并行數(shù)據(jù)存儲系統(tǒng)中,各模塊軟件設(shè)計均由主控芯片XC6SLX16_3CSG324I 完成,以滿足時鐘頻率需求。 數(shù)據(jù)緩沖是基于FPGA 內(nèi)部豐富的RAM 資源[4],F(xiàn)PGA 強(qiáng)大的邏輯處理能力,使其成為最佳的主控芯片[5],根據(jù)實際情況分析,數(shù)據(jù)記錄器實際工作環(huán)境為飛行器上,根據(jù)其實際工作環(huán)境性設(shè)計了兩種工作模式,命令控制模式與上電即存模式。 命令接收模式為與地面測試系統(tǒng)匹配的工作模式,上電即存為實際工作模式。 上電后,返回工況信息,據(jù)工況信息,接收各種數(shù)據(jù)源,將并行數(shù)據(jù)與混編數(shù)據(jù)存儲,并進(jìn)行數(shù)據(jù)監(jiān)測,且循環(huán)記錄。 該系統(tǒng)總體設(shè)計框圖如圖1 所示。
圖1 系統(tǒng)總體結(jié)構(gòu)框圖
DYT 數(shù)據(jù)接收模塊受AD 采樣速率和發(fā)送系統(tǒng)帶寬的影響,本系統(tǒng)數(shù)據(jù)傳輸速率25 Mbyte/s,傳輸速率相對較快,它使用LVDS 線纜進(jìn)行數(shù)據(jù)傳輸。LVDS 接口芯片采用SN65LV1224,其為解串芯片,可以將大量高速數(shù)據(jù)實時快速地傳輸?shù)酱鎯υO(shè)備中,并利用光耦合器隔離。 本系統(tǒng)中,接收時鐘與發(fā)送時鐘為同步信號;REFCLK 與RCLK 相同,均為25 MHz,F(xiàn)PGA 所配置時鐘為80 MHz。
模擬量數(shù)據(jù)采用ADS1258 模數(shù)轉(zhuǎn)換芯片進(jìn)行數(shù)據(jù)采集,并且完成對16 路循環(huán)采集數(shù)據(jù)的實時記錄。該模數(shù)轉(zhuǎn)換芯片為24 位轉(zhuǎn)換精度,采用自動通道采集模式,配置為16 路單端輸入[6]。 使用選通開關(guān)ADG706 作為通道選擇芯片,其最大開關(guān)頻率為25 MHz;ADS1258 芯片的時鐘選擇使用內(nèi)部時鐘,所以不需要再接外接晶振,將管腳CLKSEL 拉高[7],由FPGA 產(chǎn)生的時鐘信號由管腳CLKIO 輸入,為ADS1258 提供了工作時鐘[8]。 FPGA 與ADSl258 的接口、復(fù)位、控制、狀態(tài)指示等引腳相連,完成模數(shù)轉(zhuǎn)換的控制及寄存器的配置。 其硬件電路如圖2 所示。
圖2 數(shù)據(jù)采集模塊原理示意圖
該模塊使用的芯片是NAND FLASH MEMORY MT29F128G08AJAAA,它具有開放式NAND 閃存接口、單級單元技術(shù)、讀寫周期長、電壓需求低、體積小、存儲容量大等優(yōu)點(diǎn),該芯片是由Micron 公司生產(chǎn)的[9]。 芯片容量可達(dá)16GB,有2 個LUC,有2 個Plane,每個Plane 有2 048 個block,一個block 有256 頁,每一頁的存儲容量為8 KB,芯片每一頁內(nèi)部有專門用于存儲標(biāo)記的信息或原始出廠信息以及自定義配置等信息的空間為448 byte,并通過共享R/B 信號的存儲方式在邏輯上控制每一個邏輯單元號[10],進(jìn)而實現(xiàn)數(shù)據(jù)的高速存儲。 該芯片的工作電壓范圍為2.7 V ~3.6 V,本系統(tǒng)中其工作電壓為3.3 V,上電后,首先發(fā)送復(fù)位命令將目標(biāo)置于已知條件并中止正在進(jìn)行的命令序列,然后檢測R/B 信號,將tRSTA時間拉低后開始進(jìn)行參數(shù)配置[11]。 該芯片的存儲模式分為同步模式和異步模式,配置參數(shù)時,主要是配置Timing Mode[12]。 同步訪問模式時鐘要求更為嚴(yán)格,因為時序邏輯的穩(wěn)定實現(xiàn)至少需要80 MHz 的時鐘頻率才能確保該模式正常運(yùn)行;異步模式時鐘要求相對寬松,對時鐘頻率的特殊要求只有在讀寫操作期間。
FLASH 芯片的典型寫操作速度是可以通過計算得到的,芯片的編寫操作的單位為頁,每一頁有8KB 的存儲容量,典型頁編程寫的時間為350 μs,因此,根據(jù)上述三個條件就可以計算得到芯片的典型寫操作速度理論值為:平均寫入速度=8 KB×350 μs+8 KB×?xí)r鐘速率。 本設(shè)計經(jīng)過綜合考慮后,采用異步模式,將異步操作中的讀寫操作的時鐘頻率代入公式中,得到對應(yīng)的寫速度為14.4 MHz。
該模塊充分利用FPGA 可重構(gòu)的優(yōu)勢,并合理利用了內(nèi)部空間[13]。 文中充分利用FPGA 內(nèi)部大量的專用乘法器和專用塊非易失性存儲塊,以確保內(nèi)部時序?qū)?nèi)部fifo 和移位寄存器進(jìn)行合理分配。根據(jù)各種數(shù)據(jù)寫入速度分配fifo,PCM 數(shù)據(jù)寫入速度為4.915 2 Mbyte/s,根據(jù)存儲芯片的頁編程時間,將fifo 容量設(shè)定為8K;模擬量采集速度為60 Mbyte/s,fifo 容量設(shè)定為85K,圖像數(shù)據(jù)接收速度為25 Mbyte/s,fifo 容量設(shè)定為45K。
PCM 數(shù)據(jù)與采集數(shù)據(jù)混編存儲,與DYT 數(shù)據(jù)并行接收存儲。 在混編存儲時,PCM 數(shù)據(jù)與采集數(shù)據(jù)有各自的幀標(biāo)志,在數(shù)據(jù)回讀過程中,利用幀標(biāo)志來區(qū)分PCM 數(shù)據(jù)與采集數(shù)據(jù)。 為確保數(shù)據(jù)回讀時數(shù)據(jù)完整性與準(zhǔn)確性,添加FPGA 內(nèi)部數(shù)據(jù)交換的握手原則,即在接收到命令后,進(jìn)行數(shù)據(jù)上傳,當(dāng)數(shù)據(jù)上傳達(dá)到32K 后,等待下一個命令。 邏輯模塊圖示意圖如圖3 所示。
圖3 FPGA 邏輯模塊圖
對于采集存儲系統(tǒng)整體而言,其數(shù)據(jù)的準(zhǔn)確性以及穩(wěn)定性非常重要[14]。 為了檢測所設(shè)計系統(tǒng)實用性,搭建一個測試平臺并使用上位機(jī)進(jìn)行測試。 設(shè)計DYT 數(shù)據(jù)源為0000-103F 及無效數(shù)據(jù),得到的數(shù)據(jù)如圖4 所示。 PCM 數(shù)據(jù)源為00-EC 的自加數(shù),以主幀計數(shù)EB90 及副幀計數(shù)146F 為標(biāo)志,經(jīng)過測量得到的數(shù)據(jù)如圖5 所示。 數(shù)據(jù)分析結(jié)果如圖6 所示。
圖4 DYT 數(shù)據(jù)測試結(jié)果
圖5 PCM 數(shù)據(jù)測試結(jié)果
圖6 數(shù)據(jù)分析結(jié)果
采集數(shù)據(jù)第2 通道輸入4 V 的直流電壓模擬信號,原始數(shù)據(jù)存儲如圖7 所示。 數(shù)據(jù)格式中的有效數(shù)據(jù)為4 個字節(jié),通過幀計數(shù)可以判斷數(shù)據(jù)是由哪個通道進(jìn)行采集轉(zhuǎn)換。
圖7 采集數(shù)據(jù)存儲
本設(shè)計中,利用FPGA 可重構(gòu)的優(yōu)勢,對內(nèi)部資源合理利用,充分合理分配內(nèi)部RAM 資源,設(shè)計了一種存儲電路體積小,結(jié)構(gòu)小,容量大,存數(shù)據(jù)種類多的存儲系統(tǒng)。 該系統(tǒng)可混編并行存儲多種數(shù)據(jù),并返回記錄器工作狀態(tài)監(jiān)測數(shù)據(jù),系統(tǒng)存儲速率最高可達(dá)25 Mbyte/s。 測試結(jié)果表明,測試結(jié)果正確,分析數(shù)據(jù)顯示正確,該系統(tǒng)工作狀態(tài)穩(wěn)定,無丟幀現(xiàn)象。