李 成
(中通服咨詢設計研究院有限公司,江蘇 南京 210019)
5G技術(shù)的應用逐漸普及,其數(shù)據(jù)傳輸速率高、延遲低以及系統(tǒng)容量大等優(yōu)良性能在各領(lǐng)域都備受好評[1]?;鶐盘柼幚硎?G通信中的關(guān)鍵一環(huán),但傳統(tǒng)的基帶信號處理方式不能滿足5G通信高速率和低延遲的要求。而DSP具有優(yōu)越的數(shù)據(jù)處理性能,可以同時進行多個指令操作,一個指令周期內(nèi)能夠進行一次乘法與加法,極大提高了運算速度[2]。DSP的程序單元與數(shù)據(jù)空間單元是各自獨立存在的,在運行時能夠同時訪問指令與數(shù)據(jù),并完成流水線操作,使取出待執(zhí)行的指令過程與譯碼過程重疊執(zhí)行,極大提高了處理效率[3]。此外,DSP還具有優(yōu)秀的抗干擾能力,受外界影響較小,能夠提升基帶處理平臺的穩(wěn)定性和抗干擾能力?;诖耍疚脑O計了基于DSP的5G通信基帶處理平臺,利用DSP的高性能優(yōu)化5G通信基帶處理平臺。
為了發(fā)揮DSP的高性能,平臺需具備較快的數(shù)據(jù)傳輸速率,因此進行高速數(shù)據(jù)傳輸模塊設計。當基帶信號傳輸模塊接收信號數(shù)據(jù)時,先在邏輯層內(nèi)獲得接收信號數(shù)據(jù)的時鐘分量并分析得出相位信息,完成時鐘恢復處理,之后在邏輯層進行串行傳輸和并行傳輸?shù)霓D(zhuǎn)換與解碼,將處理后的數(shù)據(jù)置于緩存區(qū),利用CRC測試其是否包含錯誤信息[4]。當基帶信號傳輸模塊發(fā)送信號數(shù)據(jù)時,先利用CRC將信號數(shù)據(jù)打包成高速數(shù)據(jù)包,在緩存區(qū)內(nèi)先分別完成8B/10B編碼與串行傳輸和并行傳輸?shù)霓D(zhuǎn)換,并送至發(fā)送端口。高速數(shù)據(jù)包在公共緩存區(qū)內(nèi)進行解碼,之后分類處理高速數(shù)據(jù)包,按照處理后的類別將其送至相應的信號數(shù)據(jù)處理模塊。高速數(shù)據(jù)傳輸模塊在實際應用中,應在運行前完成隊列管理、CPPI以及時鐘模塊的初始化,并復位軟件操作,調(diào)節(jié)高速數(shù)據(jù)傳輸模塊的傳輸模式、PLL設置以及ID設置等。
當基帶信號處于低頻段時其頻率譜密度等于零,當基帶信號處于中頻段時其頻率譜密度是冗余的,因此首先對基帶信號進行處理[5]。將x(n)設為帶通信號,其在通帶內(nèi)某點ω0上可以被分解為兩個相互正交的部分,即:
式中,I(n)表示x(n)的相同分量;z(n)表示x(n)的正頻率部分;Q(n)表示x(n)的正交分量;Re[·]表示復信號的實部。對已調(diào)信號進行頻率與相位的處理:
控制x(n)的高端頻率ω2≤π/2,避免出現(xiàn)高端頻I[eJ(ω+2ω0)]的反折現(xiàn)象,使x(n)距離基帶信號最遠,避免出現(xiàn)混疊。對于DSP,依照采樣率18.23 MS/s對基帶信號進行采樣,將中頻為22.6 MHz的基帶信號變頻處理為4.19 MHz,使基帶信號的頻率范圍控制在0.86~7.79,避免混疊現(xiàn)象的產(chǎn)生。此時雖然消除了混疊現(xiàn)象的干擾,但仍存在鏡像干擾,因此利用窄過渡帶的低通濾波進行鏡像干擾抑制。
為了驗證本文設計平臺的有效性,將所設計的5G通信基帶處理平臺標記為平臺1,將文獻[4]與文獻[5]中提出的處理平臺標記為平臺2和平臺3,選取信號處理延時與信號傳輸速率為評價指標,用3種平臺分別進行5G通信基帶信號處理實驗。
利用3種平臺分別進行實驗,信號處理延時結(jié)果如表1所示。
表1 3種平臺的信號處理延時對比
由表1可知,在4次實驗中,平臺1的信號處理延時均低于平臺2和平臺3,由此證明了相比于平臺2與平臺3,平臺1進行基帶信號處理時有更低的延時,提高了基帶信號處理效率。
利用3種平臺分別進行實驗,信號傳輸速率結(jié)果如表2所示。
表2 3種平臺的信號傳輸速率對比
由表2可知,相比于平臺2與平臺3,平臺1進行基帶信號處理時有更高的信號傳輸速率,提高了基帶信號的傳輸速度。
本文將DSP運用在5G通信基帶處理平臺設計中,經(jīng)信號處理實驗驗證,有效降低了平臺信號處理延時,提高了平臺的信號傳輸速率,為5G通信基帶處理提供了有效的優(yōu)化方案,以期對5G通信的發(fā)展做出貢獻。