張平

在ISSCC 2021 （IEEE International Solid-State CircuitsConference，國際固態(tài)電路會議）上，大量廠商公布了旗下產(chǎn)品的最新消息，本刊在之前的文章中也已經(jīng)做了一些介紹。在存儲領(lǐng)域，2021年NAND廠商將會繼續(xù)在TLC和QLC產(chǎn)品上發(fā)力，至于他們瞄準的方向和新產(chǎn)品的技術(shù)應(yīng)用情況，這篇來自ISSCC的報道可能會為你帶來一些新消息。

ISSCC 2021上，全球六家主要NAND廠商中有四家出席了會議并帶來了新技術(shù)的展示，包括三星、SK海力士、鎧俠（東芝）以及英特爾。缺席的是美光和長江存儲，他們可能由于產(chǎn)品周期和技術(shù)路線原因沒有在本次會議上進行展示。

三星在ISSCC上公布了他們即將推出的TLC NAND產(chǎn)品，相比2019年的產(chǎn)品，新的TLC顆粒在最大密度上同樣為512Gb，但是在密度、IO速度、順序讀取速度、延遲、位面數(shù)量方面都有顯著差異，并且新產(chǎn)品采用了CuA設(shè)計。下面我們具體來看—下。

新的TLC顆粒在密度方面提升到了8.5G b/m m2，IO吞吐速度達到了2.OG b/s，相比之前的5G b/m m2和1.2G b/s有顯著提升。在順序讀取速度方面，新的TLC顆粒高達184M Bls，不但遠超之前產(chǎn)品的82M B/s，還超過了絕大多數(shù)競爭對手，同時延遲也降至40us。出現(xiàn)性能大幅度提升的原因可能是三星在新品中采用74個位面（Planes）的設(shè)計而不是之前的2個。多的位面可以帶來更多的并行通道和并行讀寫，自然能夠顯著提升順序讀寫速度。

從參數(shù)來看，三星新的TLC顆粒除了存儲密度外，其余部分的表現(xiàn)都很好。但是恰巧存儲密度是一個關(guān)鍵的因素。三星新品的存儲密度提升達70%，但是依1日顯著落后于競爭對手大約10G Mrir12的規(guī)格。在此之前，三星在存儲密度上的落后并沒有太大問題，因為這是在沒有使用串聯(lián)堆疊（ string stacking）技術(shù)的前提下，就實現(xiàn)了128層NAND的生產(chǎn)。但是現(xiàn)在這個問題則變得比較明顯。

在這里需要解釋的是，3D NAND相比2D NAND，實際上是將整個NAND的生產(chǎn)過程立體化，需要—層層構(gòu)建NAND結(jié)構(gòu)。目前在生產(chǎn)過程中有兩種比較主流的方案，分別是東芝的BiCS（Bit Cost Scalable）和三星的TCAT（ Terabit Cell Array Transistor）.這兩種技術(shù)的差別在于BiCS采用的是先柵極法（ gate-first approach），也就是通過交替沉積氧化物和多晶硅層，再在這個層堆疊中形成通道孔，并填充氧化物一氮化物一氧化物（ONO）材料和pSi，后續(xù)再沉積光刻膠，形成一個互聯(lián)的階梯，從而實現(xiàn)3D NAND結(jié)構(gòu)。而TCAT則是后柵極法（gate-lastapproach），先交替沉積氧化物和氮化物，再形成通孔并填充ONO和pSi，然后形成互聯(lián)階梯，在蝕刻穿過這些層的槽并去除氧化物后，填充相關(guān)材料，最后再回蝕，用金屬鎢填充后完成。由于柵極形成的時間先后存在差異，因此兩種技術(shù)流程的名稱就被定為先柵極和后柵極。

具體來說，無論是先柵極法還是后柵極法，本質(zhì)上都完成了類似的3D NAND結(jié)構(gòu)生產(chǎn)。但是問題在于，三星采用的后柵極法可以在生產(chǎn)3D NAND顆粒的時候，生成更多層的產(chǎn)品。相比之下，東芝在128層時代就需要采用串聯(lián)堆疊技術(shù)來實現(xiàn)更多層NAND的生產(chǎn)。所謂串聯(lián)堆疊技術(shù)，是指先生產(chǎn)出64層或者48層3D NAND單元，再在某個位置留下通孔，然后基于這個通孔在上方層疊出64層或者48層3D NAND的技術(shù)。換句話來說，串聯(lián)堆疊技術(shù)是再次將多個3D NAND單元堆疊起來，以實現(xiàn)單位面積下更多的存儲容量。

但是，串聯(lián)堆疊對技術(shù)有更高要求，同時會產(chǎn)生額外的資金成本。有數(shù)據(jù)顯示，2層的串聯(lián)堆疊技術(shù)會帶來大約14%的成本增加，因此三星在之前宣稱自己在128層之前都不會使用串聯(lián)堆疊技術(shù)。相比之下，鎧俠和SK海力士都在128層3D NAND上使用了至少2層堆疊的串聯(lián)堆疊技術(shù)。

現(xiàn)在三星面臨的問題是，在ISSCC 2021上尚未公布其新一代NAND顆粒的層數(shù)。因為通過新一代NAND的堆疊層數(shù)就可以判斷，TCAT技術(shù)是否已經(jīng)成為更多層數(shù)的瓶頸？而這樣的情況導(dǎo)致三星不得不采用串聯(lián)堆疊技術(shù)來實現(xiàn)更高的數(shù)據(jù)密度？如果真是如此，那么目前三星新品表現(xiàn)出來的數(shù)據(jù)密度就已顯著落后于競爭對手，這是令人失望的。但是另一種情況是如果三星沒有導(dǎo)入的話，可能意味著三星轉(zhuǎn)而應(yīng)用了其他新方案，比如采用了CuA（CMOS under Array.CMOS線路存放于存儲單元下部，簡稱為CuA），從而避免在本代使用串聯(lián)堆疊技術(shù)。如果真是如此，就是一個令人驚訝的技術(shù)進步，這意味著三星在垂直通道的高縱橫比控制以及通道生成方面擁有極為先進的技術(shù)和強悍的市場競爭力，這是3DNAND發(fā)展的關(guān)鍵技術(shù)，可以大大延續(xù)三星現(xiàn)有技術(shù)的生命周期，并形成相對其他廠商的競爭優(yōu)勢。

除了三星之外，SK海力士和鎧俠在TLC新品上面的表現(xiàn)是極為相似的。值得一提的是，鎧俠拿出了lTb容量的NAND產(chǎn)品，三星和SK海力士依1日停留在512Gb。不過，鎧俠和合作伙伴西部數(shù)據(jù)聯(lián)合發(fā)布了一條新聞，宣布了162層的3D NAND顆粒，因此從總的層數(shù)上來看，鎧俠是落后于SK海力士和美光的。另外值得一提的是，在同樣的新聞中，鎧俠還提到自己的產(chǎn)品存儲水平密度提高了10%，這可能在暗示其產(chǎn)品的垂直通道密度比任何競爭對手都要更為緊湊，更節(jié)約芯片面積。

今年唯一在ISSCC上發(fā)布QLCNAND新品的廠商是英特爾。從目前來看，英特爾比其他廠商更重視QLCNAND產(chǎn)品。英特爾目前推出的144層QLC NAND是英特爾和美光共同研發(fā)的第一代3D NAND，在一些技術(shù)上這款產(chǎn)品是獨一無二的。不過考慮到英特爾已經(jīng)將NAND產(chǎn)線出售給了SK海力士，因此英特爾后續(xù)將如何發(fā)展NAND還值得觀察。

說實話，目前英特爾QLC產(chǎn)品的整體性能表現(xiàn)并不很出色，SK海力士的產(chǎn)品在層數(shù)上已經(jīng)突破了170層，相比之下英特爾的144層QLC產(chǎn)品競爭力有所遜色，同時前者TLC產(chǎn)品的QLC版本在存儲密度上也已經(jīng)勝過英特爾。目前英特爾已經(jīng)放棄了96層的QLC產(chǎn)品，因為這款產(chǎn)品使用了較大的erase塊，96層的產(chǎn)品竟然高達96MB，而SK海力士、三星、鎧俠的產(chǎn)品均不超過24MB。當然英特爾新的144層QLC產(chǎn)品已將erase空間縮小到了48MB，但相比之下還是顯得有些大。

雖然在性能、規(guī)格上差點意思，但是英特爾144層QLC竟然是首個采用了3層串聯(lián)堆疊的NAND產(chǎn)品。串聯(lián)堆疊技術(shù)被認為是實現(xiàn)超過1 00層堆疊的NAND的必經(jīng)之路——三星除外。因此在1 70層的級別上，美光采用2層的串聯(lián)堆疊實現(xiàn)了1 76層，每個層擁有88層的存儲單元。在前文我們也提到過，串聯(lián)堆疊技術(shù)意味著成本的增加，并且技術(shù)難度也更高，尤其是在2個串聯(lián)堆疊層的接口處需要非常嚴格地對齊。當然，另一種做法是選擇更寬的垂直通道，但需要謹慎選擇縱橫比（寬度比深度）并使其小于當前晶圓廠所掌握的刻蝕技術(shù)能夠處理的范圍。

英特爾144層QLC的驚人之處在于使用了3層串聯(lián)堆疊技術(shù)，每一層NAND單元為48層構(gòu)建，而不是人們猜測的72層。英特爾的前代QLC產(chǎn)品采用了96層，分為2個串聯(lián)堆疊層，每層依1日是由48層單元構(gòu)建.所以新的144層OLC相當于英特爾直接在前代產(chǎn)品的2層串聯(lián)堆疊上再加一層。因此，除了三次重復(fù)的沉積、刻蝕和填充等步驟外，英特爾對存儲陣列本身的改進可能做得不多。顯然，3層串聯(lián)堆疊設(shè)計會影響工廠的生產(chǎn)能力，畢竟步驟更多且煩瑣，但這樣的做法可以更好地控制NAND堆棧從底部到頂部的通道尺寸和單元尺寸。考慮到英特爾對QLC的關(guān)注，這可能是英特爾采用三層串聯(lián)堆疊技術(shù)的關(guān)鍵——英特爾依1日采用浮柵單元，而不是像其他廠商一樣切換至電荷陷阱單元，并且浮柵單元受制于自身原理，很難在低于20nm的制程上成功應(yīng)用。因此英特爾在這里維持48層并使用3層串聯(lián)堆疊，可能有浮柵單元很難進一步縮小尺寸的原因。

另外，為了和這種獨特的3層串聯(lián)堆疊技術(shù)配合使用，英特爾還重新組織了整個NAND數(shù)據(jù)擦除塊的方式?，F(xiàn)在，3層串聯(lián)堆疊中的每一層都構(gòu)成了一個單獨的擦除塊，用戶可以擦除144層NAND中間的那48層，而不影響上下兩層的數(shù)據(jù)。按層分塊也是英特爾將96層QLC的96MB塊降低至不那么極端的48MB塊的原因之一。

最后，英特爾暫時還沒公布新的產(chǎn)品計劃，有一種可能是英特爾未來也不太會公布NAND這個層級的產(chǎn)品計劃了，畢竟工廠都賣給了SK海力士，SSD產(chǎn)品可能還在，但是NAND芯片則不會自己生產(chǎn)了。

有關(guān)CuA技術(shù)，前文提及了一些，比如三星可能在新的NAND上使用了這個技術(shù)。實際上，英特爾和美光是CuA技術(shù)真正的發(fā)明人。CuA技術(shù)的特點是將NAND裸片的外圍控制電路，比如頁面緩沖器、數(shù)據(jù)讀取放大器、電荷泵等都布置在存儲單元的垂直堆棧之下，而不是像之前那樣放在一側(cè)，這在很大程度上提高了NAND的數(shù)據(jù)存儲密度。

CuA技術(shù)極大地提升了NAND的數(shù)據(jù)存儲密度，并且允許超過90%的芯片面積用于存儲單元陣列。類似的技術(shù)也被SK海力士使用，不過他們稱之為PuC，也就是“Periphery under CeLL"，單元下置外圍電路技術(shù)。此外，鎧俠也推出了類似的技術(shù)，他們在ISSCC 2019上展示了1 28層的CuA NAND單元，但是實際上鎧俠最終推出的第五代BiCS 3D NAND單元并沒有使用CuA技術(shù)。今年鎧俠在ISSCC 2021上展示了170+層的CuANAND單元，并確認了其將在162層的第六代BiCS 3D NAND單元上使用CuA技術(shù)。

CuA技術(shù)除了節(jié)約芯片面積外，用在3D NAND上還允許芯片擁有更多的外圍電路，從而提高整個芯片的成本效益。CuA技術(shù)的出現(xiàn)，使得NAND的存儲陣列可以被劃分為更多獨立的平面單元，每個獨立的平面單元都將擁有自己的外圍電路。大多數(shù)不采用CuA技術(shù)的3D NAND內(nèi)部只有2個平面，但是在CuA技術(shù)介入后，其技術(shù)標準提升至每個模塊擁有4個平面。更多的平面用于布置外圍電路帶來了更多的并行性，從而可以提高芯片的性能，并抵消了通常使用更少的芯片達到相同總?cè)萘浚鴰淼目傮wSSD性能下降（一般是由于并行性降低）。

當然，CuA技術(shù)并非沒有缺點。雖然當制造商首次采用CuA技術(shù)時會大大增加外圍電路可用裸片的空間，但是在此之后，隨著每一代NAND產(chǎn)品的存儲單元面積不斷變小，留給CuA技術(shù)的空間也隨之變小。另外，三星也指出過CuA技術(shù)的一些問題，比如由于面積縮小，難以制造電荷泵工作所需要的大型電容器，這類單元的尺寸往往很大，后期可能難以在不斷縮小的外圍電路空間中存在，因此如何在CuA技術(shù)上實現(xiàn)類似的功能還有待考量。

除了CuA技術(shù)之外，此前長江存儲在發(fā)布會上提到的Xtacking架構(gòu)也非常獨特。Xtacking架構(gòu)的特點在于它并不是將外圍電路置于存儲單元的下方，而是將其置于存儲單元的上方。長江存儲宣稱Xtacking架構(gòu)能夠帶來更高的IO速度、更高的存儲密度以及更短的上市周期。目前全球最快的3D NAND的IO速度目標值是1.4Gbps，而實際上能夠達到l.OGbps，但是如果利用Xtacking技術(shù)，則可以實現(xiàn)3.OGbps，這和DDR4的IO速度基本相當。Xtacking技術(shù)已經(jīng)應(yīng)用在長江存儲64層堆疊的NAND顆粒中。

根據(jù)SK海力士的資料，CuA技術(shù)能夠帶來更小的芯片面積，更方便的生產(chǎn)和更低的成本，而長江存儲的Xtacking技術(shù)則帶來了更高的密度和更高速的IO單元，其宣傳方向的不同顯示了這兩個技術(shù)完全不同的側(cè)重點。長江存儲目前更注重速度和密度，對成本方面沒有太多著墨，CuA則是在保持了高密度的情況下，降低了成本。目前Xtacking技術(shù)只有長江存儲在使用，而CuA和類似的PuC技術(shù)有多家廠商使用，孰優(yōu)孰劣，還得等待—段時間才能清楚。

前文曾提到，CuA技術(shù)相E匕1專統(tǒng)的NAND技術(shù)，電路平面由2個提升至4個。由于電路平面更多，因此可以布置更多的電路，使得存儲單元的并行度更高，從而提高性能。不過CuA技術(shù)帶來的4個電路平面并不像4個獨立的存儲模塊，其存在一些操作限制。比如同時寫入數(shù)據(jù)必須在每個平面的同一個字線上進行，這限制了存儲模塊的并行性操作。因此，目前廠商也在考慮這方面的問題，希望做出一些改進以增強電路平面配合存儲單元的并行性，比如使用獨立的多平面讀取單元，這意味著在不同平面中同時讀取數(shù)據(jù)時對被讀取數(shù)據(jù)的位置將不會有任何限制，這將帶來隨機吞吐量的顯著提升。

此外，現(xiàn)在對多個平面操作的另一個限制也正在放寬，比如在不同平面進行讀取操作時不再需要對齊。這時一個平面可以從SLC頁面執(zhí)行多次快速讀取，而另一個平面可以從TLC或者QLC頁面執(zhí)行較慢的讀取。這種能力被稱為異步獨立多平面讀取。帶來的實際效果是，對于讀取操作，1個比較大的4平面芯片可以和4個較小的平面芯片在性能上相當，這樣可以緩解更高的單個芯片容量帶來的性能下降，尤其是那種1個數(shù)據(jù)通道只有1個或者2個NAND芯片的固態(tài)硬盤。

關(guān)于這個功能鎧俠給出了一些建議，如果要實現(xiàn)類似的并行性，就需要停止在不同的電路平面之間共享電荷泵，原因是不同步的讀取而導(dǎo)致的電壓或者電流持續(xù)波動。在這里需要提及英特爾的1 44層QLCNAND，它實現(xiàn)了上述一半的功能，也就是電路平面被配對成平面組，每個平面組可以執(zhí)行讀取操作，而不需要與另一個平面組的讀取時間保持一致，英特爾的這種設(shè)計可能會帶來怎樣的效果，還有待進一步測試。

在ISSCC 2021上，各廠商展示的TLC NAND產(chǎn)品的10速度從1.6G bls到2.OG b/s不等，這個速度指的是NAND閃存顆粒和SSD控制芯片之間的通信速度，目前市場上SSD的最快單通道速度在1.2G b/s-1.4G b/s。一般來說，NAND廠商推出的SSD控制芯片會比較好地適配新的NAND顆粒的速度，但是第三方廠商的控制芯片則會晚一些時間才能實現(xiàn)同樣效果。比如群聯(lián)推出的E18芯片，擁有8個通道并支持PCle 4.O，其10速度僅為1.2G b/s，即將推出的E21T 4通道NVMe控制芯片僅有1.6G b/s的速度。另一家廠商慧榮的8通道SM2264控制芯片和4通道SM2267控制芯片分別支持1.6Gb/s和1.2Gb/s。

不過，即使是第三方廠商的控制芯片，在當前的系統(tǒng)架構(gòu)上也已經(jīng)受到了限制。比如Phison的E18，8個1.2G b/s的通道實際上已經(jīng)能占滿PCIe 4.0 x4的帶寬。在PCIe 5.0到來之前，更高的IO速度對SSD來說實際上并沒有太大意義。但是，對消費級、通道數(shù)較低的產(chǎn)品來說，更高的10速度能幫助這些產(chǎn)品更好地利用PCIe 4.0的帶寬。比如SK海力士Gold P31這類SSD控制芯片，僅有4個通道，但是每個通道的IO速度要顯著高于現(xiàn)有產(chǎn)品，因此其在性能上頗具競爭力，并且還能夠以相比8通道產(chǎn)品更高的效率運行。

為了達到更高的10速度，需要對NAND顆粒上的接口邏輯進行升級，正如我們在PCIe以及其他高速接口上看到的那樣，功耗的增加是在所難免的。三星給出的方案是通過雙模驅(qū)動和獨特的終端設(shè)計來解決這個問題。具體來看，當由于總線上擁有更多的負載并需要更高的驅(qū)動強度時（每個通道掛接更多NAND芯片），他們將使用PMOS晶體進行操作，否則將改用NMOS晶體管并減少超過一半的驅(qū)動功耗。這使得三星提供了一個統(tǒng)一的接口方案，這個方案既適用于面向消費者的SSD（更少的NAND芯片），也可以用于企業(yè)級SSD（每個通道掛接更多的NAND顆粒）。在之前的方案中，三星會在多芯片方案中加入單獨的retimer芯片，允許在1個或者2個通道上掛接大量的NAND芯片，但是目前三星是否還在使用這個技術(shù)就不是很清楚了。

在本文最后，簡單聊幾句ISSCC這類學術(shù)會議的特點。一般來說，學術(shù)會議主要是提出一些新的方法和思想，和最終產(chǎn)品的發(fā)展方向有很大關(guān)系，但也并不絕對。比如鎧俠之前展示的128層和170層NAND產(chǎn)品，而最終上市的第五代和第六代BiCS產(chǎn)品則是112層和162層，甚至在2019年的時候，更高層數(shù)的產(chǎn)品也在相關(guān)演說中出現(xiàn)。不僅如此，會議中出現(xiàn)的很多性能參數(shù)都是指最佳情況下測得的數(shù)據(jù)，實際使用中還要打不少折扣。今年ISSCC，廠商大量展示了他們在NAND顆粒中的一些獨特優(yōu)化操作，比如數(shù)據(jù)平衡、速度優(yōu)化、精度優(yōu)化、磨損優(yōu)化等。但實際上這些信息對最終用戶幫助不大，因此我們也就不多做介紹了。希望未來在ISSCC或者類似的會議中，我們能夠看到對NAND或者類似產(chǎn)品在結(jié)構(gòu)、速度上取得突破，畢竟現(xiàn)在的技術(shù)路線再打磨也已有瓶頸。要想有新突破，那得看誰先找到新的實現(xiàn)方法了，這將是一個龐大的系統(tǒng)工程。